vs verilog VHDL

[agnil155]

Per què actualment verilog calent que és el llenguatge VHDL?
He sentit, els meus amics que estan treballant en el disseny frontal es diu que estan en projecte verilog avui només?que estan en el camp de "nuclis de propietat intel lectual"

 

[samcheetah]

si us plau vegeu el següent tema ftopic98387.html

obtindrà la resposta!!!

 

[ikru26]

Compilació
VHDL.De disseny de múltiples unitats (entitat parells de l'arquitectura), que resideixen en el mateix sistema d'arxius, pot ser compilades per separat si així ho desitja.No obstant això, és pràctica de bon disseny per mantenir cada unitat de disseny en l'expedient que el propi sistema en el qual la compilació cas per separat no ha de ser un problema.

Verilog.El llenguatge Verilog encara està arrelada en la manera d'interpretació és nadiu.La compilació és un mitjà d'accelerar la simulació, però no ha canviat la naturalesa original de la llengua.Com a resultat de l'atenció s'ha de prendre amb la finalitat de la compilació de codi escrit en un únic arxiu i l'ordre de compilació d'arxius múltiples.Resultats de la simulació pot canviar amb només canviar l'ordre de la compilació.
Els tipus de dades
VHDL.Una multitud d'idiomes o tipus de dades definits per l'usuari poden ser utilitzats.Això pot m EAN funcions de conversió específics són necessaris per convertir objectes d'un tipus a un altre.L'elecció de quins tipus de dades a utilitzar s'ha de considerar amb prudència, sobretot esmentat (resum) tipus de dades.Això farà que els models més fàcils d'escriure, més clara a llegir i evitar les funcions de conversió innecessària que pot destorbar el codi.VHDL pot ser preferible, ja que permet una multitud d'idiomes o tipus de dades d'usuari definit per ser utilitzat.

Verilog.En comparació amb VHDL, Verilog tipus de dades d'un nou molt simple, fàcil d'usar i molt orientada cap al modelat de l'estructura de maquinari en comparació amb el modelatge de maquinari abstracte.A diferència de VHDL, tots els tipus de dades utilitzades en un model Verilog es defineixen pel llenguatge Verilog i no per l'usuari.Hi ha tipus de dades de xarxa, per exemple, filferro, i un tipus de registre de dades anomenada reg.Un model amb un senyal el tipus és un dels tipus de dades de xarxa té un cable elèctric corresponent al circuit de modelatge implícit.Objectes, és a dir, els senyals, de tipus reg mantenen el seu valor durant els cicles de Delta simulació i no s'ha de confondre amb el modelat d'un registre de maquinari.Verilog pot ser preferible causa de la seva simplicitat.
Reutilització de Disseny
VHDL.Procediments i funcions poden ser col locats en un paquet per que es pugui recórrer a qualsevol disseny de la unitat que vulgui utilitzar-los.

Verilog.No existeix el concepte de paquets de Verilog.Funcions i procediments utilitzats en el model ha de ser definit en el mòdul.Per realitzar les funcions i els procediments d'accés general dels diferents estats del mòdul de les funcions i procediments haurien d'anar al un sistema d'arxiu independent i inclòs al utilitzar la directiva d'inclusió del compilador.
Més fàcil d'aprendre
A partir de zero coneixement d'ambdós idiomes, Verilog és probablement el més fàcil de comprendre i entendre.Això suposa la directiva de compilador Verilog idioma per la simulació i l'idioma PLI no està inclòs.Si aquests idiomes estan inclosos poden ser considerats com a dos idiomes addicionals que han de ser apreses.VHDL pot semblar menys intuïtiva en un primer moment per dues raons principals.En primer lloc, és molt inflexible de tipus, una característica que la fa robusta i potent per a l'usuari avançat, després d'una fase d'aprenentatge més llarga.En segon lloc, hi ha moltes maneres de modelar el mateix circuit, especialment aquells amb grans estructures jeràrquiques.
Endavant i enrere d'anotació
Un spin-off de Verilog és el format estàndard de retard (SDF).Aquest és un format d'ús general utilitzat per definir els terminis de temps en un circuit.El format proporciona un enllaç bidireccional entre, eines de disseny de xips, i, o bé la síntesi o eines de simulació, amb la finalitat de proporcionar representacions calendari més precís.El format SDF és ja un estàndard de la indústria per dret propi.
Construccions d'alt nivell
VHDL.No es construeix més i característiques per a la modelització d'alt nivell en VHDL que hi ha a Verilog.Tipus abstractes de dades es poden utilitzar juntament amb les següents declaracions:

* Paquet de les declaracions per a la reutilització del model,

* Declaracions de configuració per la configuració de l'estructura de disseny, la

* Generar declaracions per replicar l'estructura,

Declaracions genèriques * per als models genèrics que poden ser individualment caracteritza, per exemple, l'ample de bits.

Totes aquestes declaracions el llenguatge són útils en els models de sintetitzar.

Verilog.Excepte per poder parametritzar models de la sobrecàrrega de les constants de paràmetres, no hi ha un equivalent a les declaracions d'alt nivell en el modelatge VHDL Verilog.
Extensions de llenguatge
L'ús d'extensions de llenguatge que no farà un model estàndard i més probable és que no portable a través d'altres eines de disseny.No obstant això, de vegades són necessàries per assolir els resultats desitjats.

VHDL.Té un atribut anomenat "estrangers que permet arquitectures i subprogrames que es modelen en un altre idioma.

Verilog.El llenguatge de programació d'interfície (PLI) és un mecanisme d'interfície entre els models de Verilog i Verilog eines de programari.Per exemple, un dissenyador o, més probablement, un proveïdor d'eines Verilog, podeu especificar l'usuari defineix les tasques o funcions en el llenguatge de programació C, i després trucar a partir de la descripció Verilog font.L'ús d'aquestes tasques o funcions de fer un model Verilog no estàndard i per tant no poden ser utilitzats per altres instruments de Verilog.El seu ús no és recomanat.
Biblioteques
VHDL.Una biblioteca és un magatzem per a les entitats compilat, arquitectures, paquets i configuracions.Útils per a la gestió de projectes de disseny múltiple.

Verilog.No existeix el concepte d'una biblioteca en Verilog.Això és degut als seus orígens com un llenguatge interpretatiu.
Baix nivell de Constructors
De VHDL.Dos operadors d'entrada lògica simple es construeixen en el llenguatge, que són: NOT, AND, OR, NAND, NOR, XOR i XNOR.Qualsevol moment cal especificar per separat utilitzant el després de la clàusula.Separa les construccions definides en el llenguatge vital ha de ser utilitzat per definir les primitives de la cèl lula de ASIC i les biblioteques FPGA.

Verilog.El llenguatge Verilog va ser desenvolupat originalment amb el model de porta de nivell en ment, i ho ha fet molt bones construccions per a la modelització a aquest nivell i per a la modelització de les primitives cèl lules de ASIC i biblioteques FPGA.Alguns exemples són definides per l'usuari Primitiu s (UDP), taules de veritat i el bloc d'especificar per especificar retards de temps a través d'un mòdul.
Gestió de grans dissenys
VHDL.De configuració, generar, genèrics i les declaracions del paquet de tots ajudar a manejar el disseny d'estructures de grans dimensions.

Verilog.No hi ha declaracions en Verilog que ajuden a gestionar grans dissenys.
Operadors
La majoria dels operadors són els mateixos entre els dos idiomes.Verilog té molt útil per als operadors de la reducció de unari que no estan en VHDL.Una declaració del bucle es pot utilitzar en VHDL per a realitzar la mateixa operació com un operador unari Verilog reducció.VHDL té l'operador mod que no es troba en Verilog.
Models parametritzables
VHDL.Un model específic d'ample de bits es poden crear instàncies d'un model genèric de n bits utilitzant la declaració genèrica.El model genèric no es sintetitzen fins que es crea una instància i el valor del genèric.

Verilog.Un model d'ample específic es poden crear instàncies d'un model genèric de n bits utilitzant valors dels paràmetres de sobrecàrrega.El model genèric ha de tenir un valor de paràmetre per defecte definit.Això significa dues coses.En absència d'un valor de sobrecàrrega que s'especifiqui, seguirà sintetitzar, però s'utilitza el valor especificat pel paràmetre per defecte.A més, no ha de ser una instància amb un valor de paràmetre sobrecarregat especificat, abans que es sintetitzen.
Procediments i les tasques
VHDL permet les crides a procediment concurrent; Verilog no permet les trucades tasques concurrents.
Llegibilitat
Això és més una qüestió d'estil de codificació i de l'experiència de característica del llenguatge.VHDL és un llenguatge concís i detallat, les seves arrels es basen en Ada.Verilog és més semblant a C perquè es construeix es basen aproximadament el 50% en C i 50% en Ada.Per aquesta raó, un programador de C existents poden preferir Verilog sobre VHDL.Encara que un programador existents de C i Ada pot trobar la combinació de construccions una mica confús al principi.Qualsevol que sigui el HDL s'utilitzi, quan l'escriptura o la lectura d'un model d'HDL a ser sintetitzada, és important pensar en la intenció de maquinari.
Replicació Estructurals
VHDL.La declaració de generar la rèplica d'una sèrie de casos el mateix disseny de la unitat o d'alguna part d'un sub disseny, i es connecta de manera adequada.

Verilog.No hi ha un equivalent a la generació de declaració en Verilog.
Arnesos de prova
Els dissenyadors solen gastar un 50% del seu temps a escriure models de sintetitzar i l'altre 50% per escrit un arnès de prova per verificar els models de sintetitzar.Arnesos de prova no es limiten al subconjunt sintetitzables i així són lliures d'utilitzar tot el potencial de la llengua.VHDL ha genèrica i les declaracions de configuració que són útils en els arnesos de prova, que no es troben en Verilog.
Verbositat
VHDL.Com que VHDL és un models de llenguatge molt inflexible de tipus han de ser codificades precisament definides i congruents amb els tipus de dades.Això pot ser considerat un avantatge o desavantatge.No obstant això, si vol dir models solen ser més detallat, i el codi sovint més llarga, que és Verilog equivalent.

Verilog.Senyals que representen els objectes de diferents amples de bits poden ser assignats a un de l'altre.El senyal que representa el menor nombre de bits s'omple de forma automàtica a la del major nombre de bits, i és independent de si és la senyal assignada o no.Bits no utilitzades seran automàticament optimitzades desaparèixer durant el procés de síntesi.Això té l'avantatge de no necessitar el model tan explícita com en VHDL, però significa que els errors de modelatge no intencionals no s'identifiquen amb un analitzador.

 

[yakinlu]

http://www.angelfire.com/in/rajesh52/verilogvhdl.html
potser útil per a vostè

 

[Glisse]

... Aquest tema s'ha anat moltes vegades.

 

[lzh08]

mestre, i aprendre altres, ok!

 

[goalied00d]

Acabo d'començar a fer una ullada a les dues llengües fa uns dies des que m'acaba de demanar una junta dev FPGA.Tots dos idiomes semblen fàcils d'entendre ja que tinc experiència en programació amb C .Verilog sembla molt similar a C fins al moment, així que probablement va a aprendre això.

VHDL és encara força fàcil d'entendre, així que probablement va a entrar a les bases després d'uns mesos de Verilog.