D
DoctorX
Guest
Jo ús IC5.0 Cadència i NCSU CDK 1.2.Per exposar el problema:
1.Disseny d'un inversor CMOS de cèl lules en qualsevol tecnologia (com TSMC0.18um, HP14tB), faci la seva disposició, fer l'extracció.
2.Construir un circuit de nivell superior (banc de proves) que simula l'inv VDC cel la utilitzant una font d'alimentació i una font.
3.Analògica ús del medi ambient, fer mostra / crear netlist final, trobareu que la vdd!i la terra!són (erròniament)
que es mostra com una cosa més, com a 2 i 5, en el subcircuit inv.
Observacions:
1.Això només passa amb cadència IC5.0.No passa amb IC4.46, fins i tot la NCSU CDK no es modifica.
2.Això passa per tots els simuladors, Spectre, fantasmes, cdsSpice,
etc3.Això passa cada vegada que tenen el mateix nom (com el préssec!) En el nivell superior i una vista esquemàtica nivell inferior van extreure vista.S'ha de colpejar amb el (!) Perquè això passi.Regular les patilles, com el Durazno,
la feina ben.
4.Si vostè té vdd!clavilles en el disseny, però no té vdd!en el nivell més alt del banc de proves del circuit (per
exemple l'ús vcc! lloc), llavors la vdd!en subckt és netlisted correctament.
5.El LVS netlists funciona correctament.És només el netlister per a la simulació.
6.Això passa per la majoria de les tecnologies (no he provat tots, però la majoria).
7.Si el nivell superior i de nivell inferior estan els dos punts de vista esquemàtic, funciona bé.Només passa quan el nivell inferior
s'extreu vista.
Se
m'ha molestat durant gairebé un any.Algú té un interès, per favor veure la meva biblioteca adjunta mostra per exposar el problema.
Ho sentim, però necessita accés per veure aquest arxiu adjunt
1.Disseny d'un inversor CMOS de cèl lules en qualsevol tecnologia (com TSMC0.18um, HP14tB), faci la seva disposició, fer l'extracció.
2.Construir un circuit de nivell superior (banc de proves) que simula l'inv VDC cel la utilitzant una font d'alimentació i una font.
3.Analògica ús del medi ambient, fer mostra / crear netlist final, trobareu que la vdd!i la terra!són (erròniament)
que es mostra com una cosa més, com a 2 i 5, en el subcircuit inv.
Observacions:
1.Això només passa amb cadència IC5.0.No passa amb IC4.46, fins i tot la NCSU CDK no es modifica.
2.Això passa per tots els simuladors, Spectre, fantasmes, cdsSpice,
etc3.Això passa cada vegada que tenen el mateix nom (com el préssec!) En el nivell superior i una vista esquemàtica nivell inferior van extreure vista.S'ha de colpejar amb el (!) Perquè això passi.Regular les patilles, com el Durazno,
la feina ben.
4.Si vostè té vdd!clavilles en el disseny, però no té vdd!en el nivell més alt del banc de proves del circuit (per
exemple l'ús vcc! lloc), llavors la vdd!en subckt és netlisted correctament.
5.El LVS netlists funciona correctament.És només el netlister per a la simulació.
6.Això passa per la majoria de les tecnologies (no he provat tots, però la majoria).
7.Si el nivell superior i de nivell inferior estan els dos punts de vista esquemàtic, funciona bé.Només passa quan el nivell inferior
s'extreu vista.
Se
m'ha molestat durant gairebé un any.Algú té un interès, per favor veure la meva biblioteca adjunta mostra per exposar el problema.
Ho sentim, però necessita accés per veure aquest arxiu adjunt