SystemC front SystemVerilog

[jimjim2k]

Hola

Es tracta d'una simple pregunta:

Hi ha alguna un rendiment superior de SystemC en SystemVerilog o viceversa?

EN EL MÓN DE MULTI-DICIPLINARY PROGRAMACIÓ eines i enfocaments, que l'SYMBIOSYS dels sistemes, arquitectures i APPLICATIOSN ANAR ser més realistes que mai, ..
Quina és la seva opinió sobre la D'SystemC I SYSTEMVERILOG?

És correcte de preguntar sobre les majoria de cada un sobre l'altre?

Crec que hi ha un estat d'equilibri al punt que implica l'existència d'ambdós SystemC i systemverilog banda de les bones eines de conversió com X-Tek X-HDL.Tnx

 

[omara007]

Crec que els principals aspectes de SystemVerilog més de SystemC és que és una major previsibilitat a synthesize en un futur proper ..mentre que hi ha molts obstacles en la construcció d'una eina fiable per a la síntesi lògica SystemC ..
Per tant, pot compondre una SystemVerilog recte forword Systel flux de disseny a nivell GDSII ..mentre que per SystemC, o necessitat de tornar a inventar la roda una vegada ur fer des del sistema a nivell RTL ..
Lo bueno de SystemC és que la gran força motriu de les empreses és enorme ..així, va arribar al mercat amb moltes bones eines de suport ..especialment que es basa en C ..i tots sabem que la CCG és un veritable professional eina gratuïta ..al mateix temps o no pots trobar una eina similar per SystemVerilog ..

 

[jjww110]

SystemC és adequat per al model, i systemverilog es combina amb el disseny de verificació d'idioma

 

[omara007]

Suggeriment:
SystemVerilog té un taller a l'actual Conferència d'Automatització de Disseny a Santa Clara en el pròxim parell de dies ..