Spikes no desitjats en el senyal de resultat???

[mohazaga]

Hola,,,
Espero que cada organisme està bé, no tinc problema de disseny de circuits, així que aplicar dues polsos del senyal invertida (un retard per altres) a la porta NAND. En conseqüència, hi ha alguns pics no desitjats ja que la sortida ha de ser 0 ja que ambdós senyals són de 1 (això està bé), però en altres casos hi ha Spike?Per què?com resoldre?
gràcies

 

[RAVET]

No sé on apareixen els pics, pot pujar instantània per aclarir, però vostè pot tenir dos tipus de punta:

1 - ja que la producció és zero, excepte en una combinació única, de manera que els pics apareixen superposades en el nivell zero, aquesta causa de la pujada i caiguda de temps de les dues senyals, vostè podrà notar que aquest apareix en pics de les transicions dels insums, i això no pot portar problemes,

2 - pics en transició, mentre que de zero a un és a dir, la sortida arriba a un nivell superior a VDD (o el mateix nivell), això també podria no causar cap problema, sempre que el valor pic acceptable, és en aquest cas anomenat depassant, afegir capacitats a la producció que pot eliminar, sinó que augmentarà el seu ascens i caiguda de temps

 

[mohazaga]

Hola,,,
S'adjunta l'entrada / sortida de formes d'ona de la NAND d'una major comprensió del problema, esperant.
gràcies<img src="http://images.elektroda.net/52_1175565815_thumb.jpg" border="0" alt="Unwanted Spikes at the result signal???" title="Spikes no desitjats en el senyal de resultat???"/>

Alta després de 5 hores i 28 minuts:Hola,,,
La següent figura és la sortida real dels circuits (l'outup es pren de la porta NAND) en forma de polsos endarrerit l'entrada és ideal.
gràcies<img src="http://images.elektroda.net/48_1175585660_thumb.jpg" border="0" alt="Unwanted Spikes at the result signal???" title="Spikes no desitjats en el senyal de resultat???"/>

 

[RAVET]

Lamento les fotos massa petites per veure-les

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Somriure" border="0" />

, I cant make la mida original, si pot pujar versió més gran, serà millor

 

[mohazaga]

Hola,,,

S'adjunta l'entrada / sortida de formes d'ona de la NAND d'una major comprensió del problema,
Fig 1 --
http://images.elektroda.net/67_1175668849.jpg
La següent figura és la sortida real dels circuits (l'outup és pres de la porta NAND) que va retardar l'entrada dels polsos és l'ideal.
fig-2
http://images.elektroda.net/37_1175669189.jpg
Gràcies

 

[mohazaga]

Hola,,,
quan em posi noConn en el node terminal de sortida de les espigues es redueixen, el que és això?
gràcies