SOBRE CONFIG @ ACEX ltera per microprocessador

[TERRYWU3]

Benvolguts tots:
Utilitza alguna vegada a baix preu mètode de configuració @ ltera FPGA?
Com que la CPU o CPLD FLASH
Encara que he llegit @ ltera documents, però no estic segur que el meu disseny és correcte

Vull utilitzar el flaix a 8051 config ACEX 1k100
Em pot donar una referència de disseny, molt gràcies ^ ^

meu E-mail: terrywu3 (a) pchome.com.tw

 

[sucan]

He èxit configuració Xilinx Spartan-II FPGA X2S150 a través d'JTAG usant el mode de nucli ARM MCU AT91FR4081 (Atmel Corporation).
No sé si ha ltera @ referense el disseny, però és Xilinx.El seu disseny és referense nota d'aplicació 058 inclòs el codi en C.Crec que serà molt útil per al seu disseny.Bona sort.

 

[cd505]

o pot trobar el codi en soruce @ ltera
del web.the clau 16/8bit ---> 1 bit.

 

[Ohh2]

Veure aquesta pàgina per ltera @ dispositius:

http://www. ltera.com @ /
support /
devices / programació / configuració / sup-configuration.html [/ quote]

 

[yev15]

Vostè pot veure a la 3 ª part de juntes de desenvolupament ACEX.Normalment, l'esquema
s'adjunta a la full informatiu.

 

[YUV]

TERRYWU3 va escriure:

Benvolguts tots:

Utilitza alguna vegada a baix preu mètode de configuració @ ltera FPGA?

Com que la CPU o CPLD FLASH

Encara que he llegit @ ltera documents, però no estic segur que el meu disseny és correcteVull utilitzar el flaix a 8051 config ACEX 1k100

Em pot donar una referència de disseny, molt gràcies ^ ^meu E-mail: terrywu3 (a) pchome.com.tw

 

[eternal_nan]

Hola,

Qualsevol @ i Xilinx ltera dispositiu es pot configurar a través d'JTAG, cosa que significa que només necessiten ser capaços de conduir TCK, TRST, TDI, TDO i TMS.Això es pot fer utilitzant els pins GPIO en el 8051.Bàsicament, que la botiga
imatge binària de la FPGA en alguna part del programa 8051
de l'EDAT (dades externs, si no recordo malament) de segment de memòria, aleshores
poden utilitzar el micro a donar lectura a l'esmentada ubicació i la memòria
alternar la interfície JTAG línies corresponents.Ha de ser bastant fàcil,
TCK des (la prova del rellotge) pot ser tan lent com vostè necessita que sigui.

 

[TurboPC]

Hola,

En qu (a) UTR,
estableixi l'opció de compilador per crear un arxiu TTF.Per MaxplusII, crec que és sempre generat.L'arxiu conté tots els TTF l'octet / bits que necessiten ser transferits als dispositius ACEX.

Inclogui l'arxiu TTF vostè directament en codi C per al 80x51:

acex_ttf unsigned char [] = (
#
Include your_project_.ttf
);

Això li permet tornar a incloure la FFT cada vegada que compileu el projecte.A continuació, seguiu les especificacions @ ltera i descarregar tots els bits i
bytes ...

Toggle NCONF baix, alt (segons el calendari seguir les especificacions)
PER tots els bits i
bytes FER
establir el DATA0 poc
alternar DCLK
establir el següent DATA0 poc
alternar DCLK
...
CAP DE
CONF_DONE comprovar NSTATUS o si voleu ...

Si preprocessador TTF seu arxiu, vostè pot fàcilment fer la codificació de longitud zero i reduir el «codi» de grandària, però això va a afectar el teu temps de configuració.

Have fun!

 

[YUV]

TurboPC va escriure:

Si preprocessador TTF seu arxiu, vostè pot fàcilment fer la codificació de longitud zero i reduir el «codi» de grandària, però això va a afectar el teu temps de configuració.

 

[edwinni]

estimats tots:
Ara
estic fent el projecte similar amb
la TERRYWU3
espera per a obtenir més dades sobre CPLD!

 

[lucbra]

També podeu trobar informació útil sobre
el lloc Web
de la gelosia.Tenen un disseny de referència amb una petita memòria flash CPLD i per impulsar el port JTAG.