Sistema d'asserció Verilog per revisar període de rellotge!

[vishhh11]

Senyor, en el meu disseny, he de comprovar si el període de rellotge és cada vegada 2.5NS (en tots els posedge). Com he d'escriure l'afirmació sistema de Verilog per comprovar la clockperiod?? Si us plau, ajuda!