M
mindstream
Guest
Hola amics En el meu projecte hi ha una etapa en què em surt 8 mostres de 32 bits per cicle de rellotge (per exemple x (0), x (1 ).... x (7) [ / b] primer del cicle, x (8), x (9 x ),... (15) segon com el cicle de ) complet i hav 8 conjunt d'aquestes mostres (és a dir, un total de 64 mostres ) i necessitat d'agrupar totes aquestes 64 mostres i després enviar l'ordre de x (0 ), x (8), x (16 x ),.... (56) primer del cicle, x (1), x (9), x ( 17 ),....... x (57) segon cicle, etc. tan total 16 cicles. Jo vaig escriure el codi Verilog de la mateixa per al meu projecte, però va acabar amb gairebé un 20-25% dels recursos (la majoria dels quals es consumeix en xancletes), que no puc pagar, ja que hi ha altres codis que en conjunt ocupen gairebé el 80% la FPGA. Llavors, hi ha alguna manera d'utilitzar la memòria RAM es distribueixin per a aquest propòsit per tal de donar de baixa utilització tant com sigui possible estic fent servir Spartan 3 FPGA XC3S400 amb un rellotge de 4MHz. Pot algú ajudar amb això?