quan una entrada de la Z a les forces de facto, el que la sortida de les forces de facto?

S

stormwolf

Guest
Hola, quan faig la simulació porta, i em vaig trobar amb una pregunta.Una entrada de PIN d'alt-Z a les forces de facto, i la sortida de les forces de facto una X en el circuit següent.Però crec que el model de les forces de facto que està malament, i crec que quan una entrada de les forces de facto un alt-Z el resultat ha de ser 0.
Com creus?

 
La sortida serà "X".És el resultat correcte.El model de les forces de facto està bé.

 
Acabo de comprovar la meva simulació, i la sortida és "X".

 
examen simly:
High-Z és entre "1" i "0",
la porta només tenen el "1" o "0" com a entrada vàlida,
pel que no sé què fer, així que la sortida és "desconegut", x declaració.

 
En els circuits reals, la sortida pot ser 0 o 1, per la qual cosa el model és absolutament correcte.

de fet si una Z d'entrada a un inversor, la sortida també ha de ser X.

salutacions cordials

stormwolf va escriure:

Hola, quan faig la simulació porta, i em vaig trobar amb una pregunta.
Una entrada de PIN d'alt-Z a les forces de facto, i la sortida de les forces de facto una X en el circuit següent.
Però crec que el model de les forces de facto que està malament, i crec que quan una entrada de les forces de facto un alt-Z el resultat ha de ser 0.

Com creus?
 
pel que aquest significa que és desconegut
Estic una mica confús ara entre desconeguts i no els importa
Són el mateix
o no es preocupa només dels mapes karnough i àlgebra de Boole, en general,
mentre que mostra única incògnita en la simulació dels resultats de

 
Hola,

Favor de no enviar una "Z" a una FF quan el rellotge està corrent!

Records,
Han eng

 
Si el model de FF és correcta.Crec que necessitem una bona inicialització en la configuració de simulació de manera que després de PER, tots els senyals internes es coneixen en els estats.

tnguyens

 
el model és l'adequat.
quan s'introdueix una "z" les forces de facto, en general, el model és la sortida "x".
el seu disseny ha d'evitar aquest cas, això significa que ha de donar a totes les aportacions de dffs en el disseny d'un determinat valor.
sobretot, tenir cura sobre la sortida de memòria a la seva lògica, si no es titular d'autobús,

 
El simulador de mira de la UDP (en cas de verilog) o el model VITAL (en cas de VHDL) de la Flip flops D en els models de simulació de la biblioteca (per exemple. SIM arxiu de la biblioteca amb el proveïdor de la biblioteca).A penes va pel model del que diu.L'UDP o models VITAL és el jutge final.Espero que aclareix els dubtes sobre la Z .. etc

 
De facto es compon de sub-dispositiu, com, etc NAND, inveter Si l'entrada d'aquests dispositius és alt-z, la sortida de
serà "x" de l'Estat.

 
el model està bé, en el circuit real de la sortida és 0 o 1, a menys metaestabilitat

 
Hola,

Comportament del model és correcta.

Deixa'm entendre el problema.

Possibilitat de R / P d'un fracàs a la 'z' és si és flotant?
o que no tenen cap controlador en el cicle actual de la simulació o pastilles o / p a l'estat "Z".

Així, en els casos per sobre de la lògica no ha de fer basat en el flop amb què es simula com 'x'.Thanks & Regards
yln

 
, Al circuit real, no hi ha z, només el 0 i 1, en l'eina de simulació, el resultat potser dedend d'eines!

 
Vostè pot trobar la descripció de les conductes en l'arxiu de codi font

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top