Què és el límit negatiu per 0?

[wls]

Hola. Puc utilitzar VCS per executar la simulació porta amb backannotate sdf, i es requereix + neg_tchk missatge. Després afegiu + neg_tchk al meu guió banc de proves, però té "Avís SDF: límit negatiu per 0". Puc comprovar Verilog mòdul YCDF5, i els $ setuphold construir-hi. No ha, capaç de manejar la configuració negativa? ******** Error SDF en tb_top.dut.y_reg_0_ instància del mòdul YCDF5:. / Alumimos_se.sdf: 453, Error SDF: necessitats negatiu + SETUP neg_tchk, reemplaçat per 0 ******** SDF advertència en tb_top.dut.y_reg_0_ instància de mòdul YCDF5:. / alu_se.sdf: 453, SDF Són límit negatiu per 0, utilitzeu $ setuphold a la font Verilog. Advertència SDF en tb_top.dut.y_reg_0_ instància del mòdul YCDF5:. / Alu_se.sdf: 456, SDF Són límit negatiu per 0, utilitzeu $ setuphold a la font Verilog. Advertència SDF en tb_top.dut.y_reg_1_ instància del mòdul YCDF5:

 

[woodyplum]

Límit negatiu per 0 ha de ser segur en el disseny del circuit, mentre que farà que el desajust entre la STA i la VCS, si s'utilitza el control de temps setupholod en el seu model i seu torn en el negchek (o alguna d'aquest tipus en vcs manuals) interruptor, s'ha de tornar annanotated.

 

[wls]

Hola woodyplum. Com podem estar segurs que límit negatiu o negatiu de configuració / retenció és segur en la signatura d'una simulació de disseny. Això és una cosa que he estat tractant de trobar la resposta? Hi ha cap exemple de codi que tenen aquests casos de prova i ajuda a verificar que és segur? Què podria causar límit negatiu? Salutacions.