problema de disseny del convertidor d'histèresi!

G

gdhp

Guest
Hola a tots Estic dissenyant un inversor d'histèresi. L'estructura es compon de tres inversor. El poder és de 3.3V. El amunt i avall de tensió blat es sobre 0.5V i 1.1V. Algú pot donar alguns suggeriments sobre com modificar el Volager blat? i alguns poden donar alguns materestrials? Gràcies!
 
pot simular l'esquema amb l'entrada de CC (en) l'entrada I1 i Vout parcel. prestar atenció a la tensió de la transferència de I3 I5 i I2 I4 és la diferència
 
Gràcies sunking primer que he de fer el simulation.and ajustar el circuit per obtenir la tensió de tret. però la forma d'ona de la sortida és molt dolenta i el retard és gran. així em pot dir com minimitzar el retard? el de controlar el temps de retard? tenen alguns materials de qualsevol inversor de la histèresi?
 
hola gdhp la tensió de llindar de commutació d'una inv està determinada per la kn / kp de la FET NMOS i PMOS. quan està fora és 1, I2 està apagat i I4 està encès i en paral.lel a I5, quan a és 0, I4 està apagat i I2 està activada i en paral.lel a I3. Els valors de kn / kp en aquestes condicions dos són diferents, de manera que el disparador de tensió. vegeu CMOS disparador Schmitt de Rabaey de "circuits digitals integrats" per als detalls. per reduir el retard, que el W / L dels transistors més grans.
 
hola val, crec que el retard no només està determinada per w / l. perquè en el convertidor d'histèresi, hi ha una retroalimentació. qualsevol comentari?
 
que és el control de retroalimentació positiva punt de tensió de commutació, no relacionades amb la demora. Quins són els W / L Els valors de L2 inversor?
Click to expand...
 
hola val la W / L és 2/0.34 6/0.34 i de la L2 de l'inversor. En el meu circuit, la demora és d'aproximadament 2-4ns, és massa gran per a mi requiment. Però si puc augmentar el W / L, el corrent també és gran, no és el meu desig. així que estic confós! [Size = 2] [color = # 999.999] Alta després de 22 minuts: [/color] [/size] Crec que la WL de L2 és massa gran gràcies val!
 
tractar de reduir les àrees de la porta de la FET a la L2. Pot ser una càrrega pesada tapa de l'inversor anterior. novament referència al llibre Rabaey per optimitzar la cascada inversors
[color = # 999.999] Alta després de 22 minuts: [/color] [/size] Crec que la WL de L2 és massa gran gràcies val
Click to expand...
 
Què hi ha de disminuir el Lenthe de tots els transistors? ¿Va tractar d'ella?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top