Porta de simulació de nivell

W

wisemonkey

Guest
Hola a tots, estic tractant de passar per vcs tutorial per fer-se una idea de la simulació de la porta de nivell que ja tenen un disseny sintetitzat (en el qual he treballat a través de l'últim semestre) Així que ara estic tractant d'emissió (ja que les biblioteques de Toshiba han protegit etiqueta en ells) vcs + v2k-sverilog top.v tb.v design.postsynth.v-i ./lib/verilog/tc240c + + libext. tsbvlibp No obstant això, em segueix rebent un error com el xifrat de mal en un dels arxius de la biblioteca i en la raó " protegits "Gràcies pels suggeriments:)
 
no. He creat netlist (design.postSynth.v) arxiu amb l'ajuda de l'escriptura (format Verilog) de comandaments per dc_shell. A partir d'ara no ara el procediment / comanda per crear l'arxiu SDF. Gràcies [size = 2] [color = # 999.999] Alta després de 18 minuts: [/color] [/size] Aquest és un flux que he entès de la lectura en general i els meus cursos: (estic segur que hi ha parts que falten, especialment després de síntesi per favor corregeixin) Disseny (Verilog escriure el codi d'especificacions) de simulació funcional (només arxiu de disseny i banc de proves) Síntesi (àrea / temps l'ús d'informació de la biblioteca de disseny amb l'arxiu de disseny) Publicar la síntesi de simulació (amb l'ajuda del banc de proves que en el pas 1 i arxiu netlist obtingut en el pas 3 i les fonts de la biblioteca) Lloc i Ruta (estic encara per explorar però, el més que he llegit: procés automatitzat, amb l'ajuda de l'eina i l'arxiu de llista de connexions)
 
hmm pot algú que em faci saber si ho estic fent bé o mal camí, de manera que pugui seguir llegint / buscant si m'equivoco. Gràcies per qualsevol suggeriment
 
Anotació d'un SDF o no té res a veure amb un missatge d'error sobre la encriptació. Es pot citar el missatge d'error exacte? Jo potser pugui ajudar si vostè pot proporcionar els detalls.
 
És clar que aquí és l'error exacte: (després d'analitzar alguns arxius correctament)
codi protegit no va ser creada per VCS - no pot descodificar. D'errors [BE] xifrat mal inici de xifrat fora d'un mòdul o en un altre àmbit. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: token és '`protegit'` protegit ^
Click to expand...
 
Sembla que el seu model de xifrat xifrat per una eina que no vcs. Potser NCVerilog o alguna eina de FPGA? En la meva experiència és una eina de xifrat específics. Potser demani al seu proveïdor / fab el que l'eina que es xifra amb i veure si pot tornar a fer per vcs? Sento no poder ser de més ajuda.
 
hmm en la meva màquina de la seva universitat, així que hauré de parlar amb l'administrador del laboratori. Gràcies per assenyalar que:)
 
Podeu utilitzar per generar write_sdf sdf des de la seva pròpia dc_shell
 
[Quote = asicganesh] Es pot utilitzar per generar write_sdf sdf del seu dc_shell si mateix [/quote] M'estic perdent alguna cosa? Per què creus anotació SDF té res a veure amb un problema de xifrat? D'acord amb el seu missatge d'error, vcs està dient que no pot desxifrar un mòdul (una cèl lula primitiva.) Fins i tot si l'anotació no SDF (que no tenim indicis) vcs, òbviament, no pot desxifrar alguna cosa. Això passa abans de l'anotació SDF. Desxifrat no. Anotació SDF aparentment no té res a veure amb això. O m'estic perdent alguna cosa? Si us plau expliqui la seva idea més completa per poder entendre.
 
D'acord amb randyest. Ha de ser qüestió d'eines de la cadena, si us plau intenta ncsim.
 
Gràcies a tots, especialment randyest. La biblioteca s'ha xifrat amb l'eina de cadència (ncverilog) i jo no tenia ncverilog per defecte en el meu variable PATH. De tota manera que es fixa mitjançant l'edició de cshrc, ara puc aconseguir per iniciar la simulació amb ncsim, així que he alguns errors per fer front malgrat un informe de nou a mesura que avanço a través de la porta gràcies pini nivell de simulació, però he fet servir les eines de FPGA per al procés de però aquesta vegada volia seguir un flux en ASIC [size = 2] [color = # 999.999] Alta després de 39 minuts: [/color] [/size] Per tant el dubte següent és: jo suposo que és important la utilització de
Code: 
 aplanar i uniquify
si he mòduls en un altre arxiu? Això és exactament on jo estic atrapat en l'actualitat com puc aconseguir llista de connexions, però crec que ja he FIFOs fora de disseny (que he instància en el disseny) no puc simular correctament És això correcte? O hi ha alguna cosa més que he de veure?
 
Hola a tots, tinc una sol licitud de qualsevol persona pot publicar un tutorial per ncverilog - amb especial èmfasi en la simulació nivell de la porta. He un que estic llegint en aquest moment si es soluciona el meu problema vaig a publicar. A més que seria genial si les seves ordres no només, però potser una mica s'explica pas a pas, potser amb algun disseny de referència. Aquí està la situació: He llegit i va crear tres fitxers netlist de disseny que es veu una mica com
Code: 
 FIFO - és designat - FIFO
Cada fifo té la seva pròpia memòria, però no puc usar-lo en la generació de netlist (I ' No estic del tot clar per què, però que jo sàpiga els records no han de ser sintetitzades), així que bàsicament quan ncsim comença es presenta amb errors com alguns ports no estan connectats i em surt error de simulació idèntic a l'error per simulació funcional quan tenia connexions en mal estat FIFO. Sé que aquesta informació pot no ser suficient per fer comentaris, però li agrairia que només un tutorial així, vaig a tractar de mirar a través. Gràcies
 
Resulta que el tema no amb les eines més. Jo estava usant ncverilog correctament però ara ha de ser depurat a nivell de la porta (ja que la verificació funcional i síntesi resulta ser correcta). I mirar el nombre de senyals en la síntesi netlist missatge, la seva descoratjadora fins i tot per pensar en depurar així que per ara he deixat de treballar cap al lloc i la ruta que se segueix en la línia.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top