Podem posar retard en la RTL per a l'ús de FPGA?

[cafukarfoo]

Hola Senyor / Senyora,

Podem posar el valor retard en la RTL que volem posar dins de FPGA per a la prova?

És la síntesi de FPGA va als honors d'aquest valor de retard?

Gràcies per endavant per la seva ajuda.

sempre @ (clk posedge)
val_d <= # 1 VA;

 

[aomeen]

Vols dir com l'ús de "esperar per 100ns" i després en la FPGA tradueix en demora en temps real!

Bé, no estic segur, però jo dought que ...cafukarfoo va escriure:

Hola Senyor / Senyora,Podem posar el valor retard en la RTL que volem posar dins de FPGA per a la prova?És la síntesi de FPGA va als honors d'aquest valor de retard?Gràcies per endavant per la seva ajuda.sempre @ (clk posedge)

val_d <= # 1 VA;

 

[ring0]

No, el retard de la construcció és synthesized.

 

[midovambir]

és possible afegir retard, però jo no recomano que
que no té cap efecte, sinó que afectarà no només en la simulació en l'aplicació de maquinari

 

[m_kartik]

declaracions d'espera no són suportades per l'eina de síntesi.Crec que depèn de l'eina, s'informarà d'un error.