Per quin tipus de dades és temps de 4 estats en el sistema Verilog?

[yourcheers]

Té algun cos té ni idea sobre quin tipus de dades TIME és de 4 estats en el Sistema Verilog. Té sentit que té "lògica", "Reg" i "Integer" 4 estatals. Però per què el temps?

 

[dave_59]

El temps tipus de dades és un sinònim de reg [63:0] Aquesta és la forma en què es defineix en Verilog, que només tenia quatre valors d'estat. Originalment temps i sencer eren no-dimensionats de manera que l'aplicació pot triar les mides eren òptima per a una aplicació particular, però més tard es van fixar a 64-bits al IEEE. SystemVerilog introduir dos valors d'estat, però no va poder canviar la definició de temps per raons de compatibilitat amb versions anteriors.

 

[yourcheers]

Hola Dave Rich, Gràcies per l'explicació. Només les persones que van ser testimonis de l'evolució de la SV pot respondre a això. Gràcies per l'ajuda.