Necessita ajuda per a la codificació d'un Verilog bidireccional del port com aquest.

[GoldServe]

Hola Nois, necessito ajuda Verilog codificació. Estic tractant d'escriure una màquina d'estat que aconsegueix el que el seguiment de la lògica continuació ho fa. USB bus de dades és un port bidireccional de senyals USB són els senyals de comandament en el xip. WR # i # FRD es llegir i escriure flash en el xip de senyals JTAG són estàndard JTAG senyals de sortida i TDO (IO35) està en el xip Si ens fixem en la traça, es veurà que en el temps t 3.2355 hr, FRD # va dades de baixa i la direcció del port bidireccional canvis immediatament i s'emet a través del bus de dades. Qualsevol ajuda en la codificació d'alguna cosa com això seria de gran ajuda!

 

[avimit]

Hola 1. En el temps t 3.2355 hr, FRD no està canviant, la seva WR, que està canviant 2. No puc veure cap indici de canvi de direcció del bus de dades en qualsevol lloc en el disseny, de manera que les dades (?) S'assembla a un bus unidireccional en lloc de bidireccional de bus 3. Si vostè em pot donar una explicació clara, m'agradaria ser capaç d'ajudar. Suposo que és una mica simple per hanlde bi-di bus en VHDL o Verilog. Kr, Avi http://www.vlsiip.com

 

[GoldServe]

Si es fixen bé en 3.2355, E cursor, de fet veure FRD anar baix. El que em desconcerta és que quan es baixa FRD, el bus de dades s'obté el valor que es va desplaçar des del cicle previ de JTAG per de fet el bus és bidireccional. Això em porta a creure que el control de tres estats del bus es realitza mitjançant el controlador i l'estat de tres en tan sols connectat a FRD, ja que no hi ha retard quan es baixa a FRD, quan les dades es posen en el bus de dades. Si us plau, digui si la meva hipòtesi és correcta! Gràcies!