NECESSITA AJUDA: blocs optimitzat en disseny VHDL

A

avd

Guest
Hi there,

Pot algú ajudar amb alguna informació sobre l'optimització del disseny dins de la Xilinx ISE 4.2i paquet?El meu problema és que el codi VHDL que s'escriu compila perfectament, i el 'simulate Behavioral VHDL Model' simula pefectly, però quan executeu l'etapa d'implementació del disseny, s'ha optimitzat el disseny, i tots els Vcc i GND són eliminats (que figuren a l' l'informe de mapa).Si em quedo la 'Post-Simular la Translate VHDL Model "resultats de la simulació són tots X (línies vermelles).Algú pot dir per què passa això?

Gràcies,
Andrew

 
Si es produeix una situació d'incertesa "X" no està connectat d'alguna manera amb les xarxes d'eliminació GND i Vcc.És resultat no compliment de restrictions.Use temps TimingAnalyzer per a l'anàlisi del projecte.
Establir restriccions rígides sobre el temps en què les xarxes de distribució de retard del senyal que es superin amb el valor necessari per a vostè.Eviteu diversos rellotges en el projecte.

 

Welcome to EDABoard.com

Sponsor

Back
Top