A
avd
Guest
Hi there,
Pot algú ajudar amb alguna informació sobre l'optimització del disseny dins de la Xilinx ISE 4.2i paquet?El meu problema és que el codi VHDL que s'escriu compila perfectament, i el 'simulate Behavioral VHDL Model' simula pefectly, però quan executeu l'etapa d'implementació del disseny, s'ha optimitzat el disseny, i tots els Vcc i GND són eliminats (que figuren a l' l'informe de mapa).Si em quedo la 'Post-Simular la Translate VHDL Model "resultats de la simulació són tots X (línies vermelles).Algú pot dir per què passa això?
Gràcies,
Andrew
Pot algú ajudar amb alguna informació sobre l'optimització del disseny dins de la Xilinx ISE 4.2i paquet?El meu problema és que el codi VHDL que s'escriu compila perfectament, i el 'simulate Behavioral VHDL Model' simula pefectly, però quan executeu l'etapa d'implementació del disseny, s'ha optimitzat el disseny, i tots els Vcc i GND són eliminats (que figuren a l' l'informe de mapa).Si em quedo la 'Post-Simular la Translate VHDL Model "resultats de la simulació són tots X (línies vermelles).Algú pot dir per què passa això?
Gràcies,
Andrew