LVDS DC especificacions - el senyal de terminació única

[news]

1 marca firma AMD ma oficjalnie wprowadzić swój najnowszy chipset serii 8. Zaraz za tym pojawią się pierwsze produkty weń zaopatrzone...

Read more...

 

[circuit]

Hi ha dos pins en el meu xip FPGA defineix com senyals LVDS, i he adjuntat les especificacions del full de dades. la tensió d'alimentació en el meu xip és de 3.3V. la meva pregunta és si em proporcionen un senyal de terminació única 0-2.4 al pin (només un d'ells és alt en qualsevol punt del temps) li fa mal el xip pel que fa a les especificacions de CC? Va ser un error per la meva part la connexió dels senyals de terminació única als pins LVDS definit, el xip està fent cas omís dels senyals, de manera que la lògica no és un problema, vull saber si es pot danyar el xip?

 

[circuit]

Hi ha dos pins en el meu xip FPGA defineix com senyals LVDS, i he adjuntat les especificacions del full de dades. la tensió d'alimentació en el meu xip és de 3.3V. la meva pregunta és si em proporcionen un senyal de terminació única 0-2.4 al pin (només un d'ells és alt en qualsevol punt del temps) li fa mal el xip pel que fa a les especificacions de CC? Va ser un error per la meva part la connexió dels senyals de terminació única als pins LVDS definit, el xip està fent cas omís dels senyals, de manera que la lògica no és un problema, vull saber si es pot danyar el xip?