LPM_FIFO_DC!!

[Ram]

Hola!
Necessito la teoria de l'operació per FIFOs rellotge dual.
Please help me!
Gràcies a adv!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Somriure" border="0" />

 

[mami_hacky]

Vols dissenyar un asicrónico?
Una vegada que he dissenyat un convertidor d'ample paramètrics asicrónico, per Virtex-II FPGA.els principis de disseny no canvia per ASIC o dissenys FPGA.
El FIFO conté tres parts principals: llegir controlador, controlador d'escriure, i una memòria de doble port.Nuclis de la memòria de doble port estan disponibles tant en FPGA i ASIC venedors fabricant.mòduls dels controladors de controlador de llegir i escriure són gairebé els mateixos.per exemple, un controlador de bona lectura ha de tenir buits i readCounter senyals de sortida.escriure controlador ha complet i sortides writeCounter.Hi permeten llegir i escriure Els senyals de control per a l'escriptura de dades i llegir dades de FIFO.Hi ha dos mòduls que generen el doble port de llegir i escriure les adreces.després de cada lectura o escriptura d'aquests comptadors s'apunten a la ubicació de memòria que ve.Ara el problema principal és la generació de senyals buides i plenes.ha d'haver sincronitzadors de rellotge per a transferir dades entre l'estat FIFO llegir i escriure els dominis de rellotge.
Al Google, si us plau busqui "Clifford E. Cummings", ha escrit alguns articles molt bons per als dissenys asíncrons, que es pot descarregar del seu lloc.

 

[mami_hacky]

Ho sentim, es van fer dues còpies del mateix missatge.

 

[mami_hacky]

ram em va demanar que el descriuen més, així que aquí està:
En primer lloc, tenir cura de que estem parlant de dos rellotges diferents, les vores de positius es poden col locar en qualsevol lloc i amb qualsevol retard possbile.Així sincronitzadors són una necessitat.Ara, el ASIC / FPGA fabricant ha de dissenyar és xancletes per tal que puguin recuperar la capacitat d'un estat estable, si es metaestable.vostè sap que metaestabilitat causes quan un senyal d'entrada a un flip flop canvis en l'interval de temps de configuració d'aquest flip flop.
Ara controlador de lectura i escriptura del controlador ha de tenir un registre d'estat.Suposo que el nostre fifo té quatre llocs per emmagatzemar dades.(Suposem que el nostre FIFO és un convertidor d'ample, no per ara), llavors ha de ser de 4 bits de registres d'estat de lectura i escriptura del controlador.Ara, quan un paquet que està escrit en el primer lloc de la memòria, anem a establir el primer bit de registre d'estat al controlador d'escriure a 1, quan un nou paquet ve i omple el segon lloc, fixarem el segon bit de l'estat registre.quan un paquet es llegeix de la memòria anem a establir el primer bit de registre d'estat al controlador de llegir.ara simplement s'enviarà el registre d'estat d'escriptura del controlador per llegir controlador (te la transferència de dades des del domini de rellotge Escriure per llegir de domini de rellotge) i després la lectura resultant comptador és el XOR d'aquests dos registres d'estat.de nou, el registre d'estat al controlador de llegir es transferirà a l'escriptura de domini de rellotge i, a continuació s'aplica un XOR amb escriure registre d'estat del controlador i el resultat és el que anomenem escriptura de venda lliure., Quan tots els bits són 1 XOR, diem FIFO és plena.i en el domini de rellotge llegir, quan tots els bits dels registres d'estat XOR és zero diem FIFO és buida.tenir cura de que el senyal completa fifo es genera en l'escriptura de domini de rellotge i llegir fifo es genera en el domini de rellotge llegir.
Latències:
Latancy FIFO en l'establiment de ple o buit o de lectura / escriptura dels comptadors és important.amb l'estructura anterior, el senyal completa ha d'anar d'alta, immediatament després de la FIFO s'omple, sense cap tipus de latència.però vindrà avall amb alguns retards, perquè quan vostè comença a llegir de FIFO, l'efecte de l'operació de lectura ha de passar per sincronitzador xancletes i després arriba a escriure controlador.Una vegada més, suposem que vostè està llegint primer a entrar, i es converteix en buit, buit de senyal de sortida ha d'anar d'alta sense latència.però quan s'escriu noves dades a FIFO, buits no baixarà immediatament.
readCounter i les latències writeCounter dependrà de l'amplada de la FIFO.que tenen una latència típics de 2 o 3 cicles.tenir cura dels efectes de la latència, aquí fa dos rellotges.

 

[Ram]

Thank you verry verry molt!