latència del rellotge?

[shelkerahul]

HI,

Pot un cos dir-me què vol dir exactament la latència?

Fins ara m'ha semblat entendre, la latència serà en termes de període de rellotge.He vist en la latència del disseny de 1000pSec (5.5nSec rellotge període).

Estic confós per favor, algun cos help me out

Puc obtenir alguns articles sobre ell?Gràcies per endavant

Rahul

 

[funzero]

es defineix un rellotge ideal quan restringeixen el disseny (xip), la latència del rellotge descriure la diferència entre la coixinet de rellotge i ona ideal.

 

[poca cosa]

Hi ha dos tipus de latència en les eines de Synopsys:

1.de latència d'origen és el temps de propagació des de l'origen de rellotge real per el rellotge
punt de definició en el disseny;
2.latència de la xarxa és la forma de temps porpagation el punt de definició de rellotge en el disseny de les forces de facto de CLK.

quan es pre-disseny: ha set_clock_latency font ....i
_clock_latency conjunt ......

quan després de disseny és necessari set_clock_latency font ....i
conjunt _propagated_clock ......
eines d'auto pot calcular la latència de la xarxa.

 

[tut]

Rellotge de latència: La diferència en els temps d'arribada per la vora mateix rellotge en diferents
els nivells d'interconnexió al llarg de l'arbre del rellotge.

Vegeu el document @
http://www.tu-harburg.de/ ~ simz0218/cpd/Introduction% 20to% 20timing 20analysis.pdf%

tut ..

 

[kxchorus]

Bàsicament, el rellotge de la latència és el retard de la clavilla de l'arrel de rellotge (clock source) per al passador del full de rellotge (com el pin d'un rellotge de facto).Diferents pin full de rellotge pot tenir una latència diferent, que és desplaçament de rellotge.
En el disseny, durant la pre-disseny, haureu de configurar el rellotge de la latència del que esperava.I després de la presentació, haurà de deixar que el STA eines per calcular la latència de cada pin de fulla i veure si hi ha algun problema causat pel temps de latència.

 

[AlexWan]

"set_clock_latency" defineix el rellotge calcula
retard d'inserció durant la síntesi.
Això s'utilitza principalment en la pre-disseny de la síntesi i l'anàlisi de la sincronització.

Després de disseny, "set_propagated_clock" farà les eines EDA calcular la latència de rellotge i esbiaixa.

Good Luck