La preservació dels mòduls durant la síntesi de RTL compilador

[ryodan_2004]

Tinc un generador de rellotge en el meu disseny, compost per alguns inversors en cascada. No obstant això, durant la síntesi de l'eina d'esborrat / ignorat la majoria dels inversors de fer una aplicació de maquinari incorrecte. Qualsevol script RC per preservar el mòdul generador de rellotge? TIA

 

[jbeniston]

Proveïdors: preserve_module set_attribute veritat [find /-subdesign mod_name]

 

[FvM]

El comportament observat es pot trobar amb qualsevol compilador HDL, perquè és necessària per reduir al mínim la lògica. Oscil ladors d'anell són considerats com els retards inútils. Els atributs de la síntesi a continuació estan treballant amb Altera Quartus, però també han d'ajudar a altres compiladors. Si no és així, consulteu el manual de sintaxi específica. Com a alternativa als atributs de la síntesi de HDL, també les limitacions de l'eina específica es pot utilitzar.

 / / síntesi d'atribut per mantenir les senyals combinades en Verilog filferro my_wire / * síntesi de mantenir = 1 * / / / Verilog (* guardar = 1 *) de filferro my_wire / / 2001-Verilog - atribut de síntesi per evitar que les senyals combinades en VHDL senyal my_wire: poc; syn_keep atribut: boolean; syn_keep atribut de my_wire: el senyal és veritat;

 

[pete_lu]

/ / Synopsys dc_script_begin / / {set_dont_touch instance_name} / / Synopsys dc_script_end crec que és la forma més fàcil de conservar els seus inversors.