La interconnexió de dos punts de vista de composició.

[Santom]

Hola a tots,
Sóc nou en aquest designing.I disseny analògic tinc dues preguntes que totes les persones.

1.Si he de dir tres inversors A i B i de nou a que són de dimensions diferents (A i B), després he creat el disseny dels inversors individuals i fins i tot va fer el LVS d'ell per comprovar la seva operation.Now quan estic tractant de connectar els dos blocs A, B i A, que acabo d'importar la vista de disseny dels tres inversors en una finestra nova disposició i tractar de connectar-lo.2.I intentat step.But la primera vegada que estic rebent alguns "Info n calenta bé" error.I només vull saber si hi ha alguna cosa disponible como''vista símbol d'un esquema "per a una layout.Will tinc una plantilla la forma de que l'inversor individual a partir de la vista de disseny de la mateixa.Valuoses suggeriments i ajuda seria molt millor i més sensible.

Santomá

 

[Pat_Mustard]

Santomá

1 / Si jo sóc la comprensió d'aquesta correctament això sona com la metodologia correcta.Ha de crear els inversors a la mateixa alçada (en l'eix Y) i amplades diferents (en l'eix x), i aconseguir que la RDC i autònoma LVS net.Un tots els inversors estan acabats poden ser utilitzats com a "sub blocs" dins d'una cel més gran.

2 / L'error que està experimentant sona com un problema de substrat, que definitivament ha connectat el 'Nwell' que els dispositius PMOS seure a VDD?Comproveu les connexions del substrat en el disseny.Espero que això sigui d'alguna utilitat, mai em vaig trobar amb un símbol de la vista de disseny i dont imagini que vostè necessita.

 

[Santom]

Hola,
Gràcies per la ràpida reply.Also feliç que et va fer comprendre el meu problema correctament

La meva connexió del substrat, tant per al PMOS i NMOS estan connectats correctament i pot ser confirmada per el meu partit LVS resultat per al wouldnt inverters.I individuals tenen el resultat correcte, si té algunes connexions equivocades

Estic tenint un enorme bloc diagram.I va fer el disseny de tots els blocs petits i que la separately.Now LVS vaig començar a fusionar en un a un i estic rebent aquest error.

Per a la seva referència, vaig a adjuntar la imatge de la distribució combinada dels dos inversors amb aquest post.In la imatge de l'esquerra representa un inversor i el dret de l'inversor costat B. Em acaba de connectar tant amb el metall 1.Gràcies per ajudar-me.

Santomá
Last edited by Santomá el 04 de junio 2009 5:55, editat 1 cop en total

 

[Pat_Mustard]

De mirar el diagrama jo diria que vdd!i GND!per als inversors A i B s'ha de connectar en metall també, això pot ser confús LVS.

Aquesta bé pot ser una advertència en lloc d'un error, el fet que ella ve amb el marcador de la 'informació' suggereix.Potser el comparar les regles de la seva LVS eina utilitza no reconeix vdd!com a nom de l'oferta i així és just advertir que l'nwell està connectat a una cosa diferent (el que pensa que és) un subministrament.

 

[Santom]

Gràcies per la resposta i també per a la tip.I es va unir a dues Vdds i dos gnds.

Però encara és que mostra l'error com a "Info: Hot nwell. Estic rebent tipus de confusió, com quan es va wrong.What altra cosa podria ser un problema en això.

Santomá

 

[Pat_Mustard]

Jo diria que és una advertència en lloc d'un error.Sovint es reben advertències al mateix temps fent RDC verificació LVS i és responsabilitat enginyers per saber què pot ser ignorat i que val la pena seguir investigant.Cerqueu en el seu manual de disseny d'aquesta advertència i veure el que diu, parli amb el seu proveïdor d'eines de verificació sobre el tema també.Facis el que facis cinta dont sense entendre el que l'advertència es refereix també, especialment quan es tracta del substrat.

 

[Santom]

OK, gràcies a les orientacions molt valuoses que ens ha facilitat me.I farà that.So crec que de moment vaig a seguir connectant tots els blocs remaning del meu esquema sencer de disseny per obtenir la imatge completa fent cas omís de les advertències que li estava donant sobre Nwel calenta .

Però m'agradaria saber el significat d'un més d'error (en relació amb porta flotant) que es mostra per a aquest diagrama es fa més amunt.

El quadre s'adjunta a continuació:SantomáAlta després de 28 minuts:Hola amic,
Vaig decidir que l'error (en relació amb porta flotant), que et vaig demanar en el post anterior.

Una vegada més es defineixen les clavilles de IN i OUT per separat en el disseny de fusió dels dos inversors i s'esborraran les branques ja s'han presentat en els inversors individuals.

Gràcies de nou per la teva ajuda.

Santomá
Last edited by Santomá el 04 de junio 2009 5:54, editat 1 cop en total

 

[Pat_Mustard]

Es tracta de fer amb la seva jerarquia, en aquest nivell els dits de la porta del seu PMOS i NMOS contactar amb el metall i res més.No obstant això, una vegada que aquest bloc es col loca en un bloc més "IN" es veuran impulsades per alguna cosa, és a dir, pastilles, FET, resistència, etc, i aquesta advertència desapareixerà.Sovint és una bona idea posar un díode a l'entrada d'antena (net de porta) de les cèl lules de la lògica, ja que solen ser impulsats per llargs cables fins, de manera que el díode ha de reduir comprovació de regles elèctriques (ERC) errors.