estabilitat de freqüència PLL

[davicente]

Hola,
el meu nom és David.I »agradaria saber si l'estabilitat de la freqüència del senyal de sortida d'un PLL és el mateix que en el rellotge de referència utilitzat en la loop.I dir, si el rellotge de referència és de 4 ppm, i la PLL té un factor multiplicador x15 a 300 MHz obtenir una senyal de sortida, aquesta senyal de sortida té també una freqüència stablity d'4PPM? el PLL no només la fase de soroll de la senyal de sortida empitjorar?
Ll I »es deligthed saber qualsevol enllaç a l'aplicació notes o articles relacionats amb aquest toipic.
Gràcies per endavant

 

[tlp71@hotmail.com]

en general, en ppm, l'error en la sortida és la mateixa de la senyal d'entrada.
Vostè màstil per cuidar el disseny dels circuits de PLL.

 

[smanish]

PLL, ja se suposa que amb el bloqueig de rellotge de referència.Sortida de rellotge de l'estabilitat serà "gairebé" iguals.

puc carregar una ref sobre PLL.

ms

 

[Pim]

Mesurats durant un llarg interval de temps, la freqüència de sortida del PLL estabilitat és la mateixa que la del senyal de referència.

Si
s'utilitza un PLL que vostè també haurà d'utilitzar un filtre de pas baix.Realització de la freqüència de tall superior del filtre es traduirà en menys d'eliminació de soroll, sinó que també condueixen a una major quantitat d'esperons de la referència de freqüència en el senyal de sortida del PLL.La reducció del filtre
de la freqüència de tall farà que el PLL a ser més lenta en l'adaptació als canvis de la referència de freqüència o divisió relació (per exemple, si vostè vol tenir un PLL que pot canviar és la freqüència de sortida a diversos múltiples de la referència freqüència, després de que, al canviar la freqüència de sortida múltiple tindrà més temps per estabilitzar).

El disseny d'un PLL és una qüestió de comprometre.No es pot tenir un PLL que és excel lent en tots els aspectes pel que tenen de sacrificar el rendiment en una àrea per obtenir resultats en una altra àrea.

Motorola, un cop fet un xip anomenat MC4044.Es tracta d'un PLL-xip i les dades associades-fulles va celebrar una gran quantitat d'informació útil en relació amb el disseny d'un PLL, en principi, inclòs el filtre de pas baix.

/ Pim

 

[smanish]

Aquí és ..això és a partir de NSC ...

ms
Ho sentim, però necessita accés per veure aquest arxiu adjunt

 

[g579]

Si el PLL sinthesyzer és només un tipus de circuit PPM l'estabilitat no va a canviar.Si es tracta més bucles, llavors vostè ha de calcular que per simple matemàtica.

 

[sugm]

de PLL, l'estabilitat de freqüència és igual que el senyal de referència per a totes les senyals en PLL

 

[davicente]

gràcies a tots,
vaig a fer una ullada a la ref smanish carregat.
Ara, tinc una altra problem.I estic treballant també amb DDS i he de calcular l'estabilitat de la freqüència del senyal de sortida generat en relació amb l'estabilitat de la freqüència de rellotge reference.I estic fent servir un rellotge de referència de 2,5 PPM, que es converteix en un 300 MHz de rellotge a l'interior de la DDS a través del seu interior PLL amb un factor multiplicador x15, la DDS genera un senyal de sortida de 120 MHz:
és l'estabilitat de la freqüència d'aquesta senyal de sortida de 120 MHz, la mateixa que l'estabilitat de la freqüència de 20 MHz de rellotge de referència?
Coneixes algun enllaç específic o l'aplicació nota relacionada amb aquest tema?
Gràcies per endavant de nou.

 

[MonkeyBusiness]

La precisió de referència es mantindrà fins i tot després d'un circuit DDS.
L'efecte d'un DDS en la fase de soroll depèn de la DDS, i vostè pot ser que necessiti més temps per mesurar meausrement original precisió.