Es pot utilitzar tant en les vores del rellotge en una FPGA?

U

uoficowboy

Guest
Hola - Tinc un vague record de quan jo tenia uns anys de treball FPGA i fa anys que no es pot usar tant en les vores d'un rellotge. En altres paraules, una mena:
Code: 
 procés (CLK) començar if (Clk'Event i CLK = '1 ') llavors A
 
Els dispositius que estic familiaritzat amb flip-flops tenen polaritats amb rellotge programable, però són fixos - ja sigui augmentant o disminuint. Hi ha registres d'entrada de DDR en dispositius com Xilinx Virtex però dubto que això és el que vostè té en ment. No sé el que aquest codi podria sintetitzar en.
 
Alguns dispositius lògics inclouen opcions perquè els rellotges que tanqui les dades de tots dos. les vores del rellotge. Altres no inclouen aquesta lògica. En teoria, es podria simular un dispositiu mitjançant l'ús de dos sensible al nivell dels tancaments, que operen en les vores del rellotge contrari, i un multiplexor que utilitza l'entrada de rellotge per seleccionar entre ells. Si hi ha un risc sense multiplexor s'utilitza, això funcionarà bé sempre que l'ingrés de dades no canvia el temps a prop de les transicions del rellotge. Si una transició de rellotge i de dades pot ocórrer en les proximitats, però, hi ha molts escenaris en les vores simultània en el rellotge i les dades podrien fer que la sortida per canviar dues vegades en ràpida successió. Hi ha casos en polsos de nan, no seria un problema, i hi ha altres formes de codificació de la lògica per evitar-les, però totes elles impliquen avantatges i desavantatges. En general, si un té la lògica de doble tall, cal preveure que un mateix.
Click to expand...
 
per aquest disseny potser combinatòria és ofert. HTH
 
Un flip-flop només té un controlador del rellotge. Pel que un d-ff no es pot activar de pujada i baixada. DDR utilitza 2 D-ff: una es dispara en augment, i l'altre s'activa la caiguda.
 
Això és típic l'error d'enfocament de programari. PLS es refereixen al full de dades de qualsevol FPGA. Vostè es donarà compte que cap d'ells ha flip-flops que es poden registrar en els dos costats. Fins i tot la RDA registres dividir el flanc de pujada i la caiguda de dos FF. Jo recomanaria a qualsevol que m'ensenyen VHDL (per FPGA, PLD) per començar a pensar en el maquinari. Si compileu el disseny amb aquest codi, el resultat serà sempre un error. Salutacions, L
 
no hi ha tema per escriure / simular aquest codi, però no hi ha forma física per posar-lo en pràctica, no existeixen estàndards de la cèl · lula.
 
Hola, El codi escrit dalt no poden ser sintetitzats. Però hi ha una solució. Cal utilitzar dos processos diferents, un a flanc positiu i un altre negatiu en la riba. Després dels processos d'acabat que es necessita per escriure una lògica per seleccionar els senyals i transferir el valor de la producció. Si us plau, llegeixi aquest llibre. Es dóna molt bona idea sobre fracàs vora doble volta i altres temes relacionats amb maquinari FPGA. Disseny Avançat de FPGA: arquitectura, implementació i optimització de les faldilles escoceses Steve Que et diverteixis! Mukesh
 
de fet, aquest serà FPGA dependents. Tingueu en compte que pot oferir FPGAs especial DIRDIR / ODDR elements per a la IO. en cas contrari han d'aplicar la lògica de dos processos. També prestar especial atenció si la lògica és creuar un límit del rellotge, com inclinació pot ser un problema.
 
Pots tenen les accions d'ambdós vores del rellotge en un procés, però no per a la mateixa senyal.
 
utilitzant les dues vores de sintetitzar mateix senyal es nt possible, i fins i tot amb els compiladors se suma nt donarà cap error, però segueix sent el seu nt recomana un estil d'una mala programació. però si mitjançant dos processos per a dos esdeveniments n de dos senyals diferents està molt bé
 
Jo vull viure pel meu compte. Perquè el normal estic sol.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top