entrada i de sortida com declaraion sencer en Verilog

[Mkanimozhi]

Hola,
En verilog anem a declarar d'entrada i sortida com sencer, si no fem na, la manera de declarar, la resposta em qualsevol.kanimozhi.m

 

[rberek]

Entrades i sortides dels mòduls són els cables o dels registres.No sencers.

Les tasques poden tenir entrades sencer, però no es synthesized.rb

 

[cherukukeshav]

hola,

segons el meu coneixement són enters sintetitzables i inferred registre de 32 bits.
PLS i comprovar l'actualització ..

Keshav

 

[rberek]

Segons tinc entès, els enters es synthesized però no pot ser utilitzat per definir les entrades i sortides dels mòduls.Només de filferro, reg i InOut, o "lògica" en el cas del sistema de Verilog, pot ser utilitzat per a la definició de port.

Acabo d'intentar definir un port com un enter i no treball per Synplify Pro

Tanmateix, si funciona per a vostè, em agradaria saber què eina de síntesi que està utilitzant.

rb

 

[teja321]

Intenta utilitzar

input [31:0] signal_name;
sortida signal_name1 sencer;