el que és sintetitzable Verilog?>

[ravikrishna]

Quina és la diferència entre el normal Verilog i Verilog sintetitzables?

 

[Ilgaz]

En primer lloc vostè necessita saber que hi ha un sol Verilog ... Vostè pot tenir uns codis de sintetitzables o no sintetitzables, i depèn del seu objectiu .. Si vostè necessita un model de comportament, el seu objectiu és per a la simulació i es pot utilització prevista de simulació dels codis .. Si vostè necessita un model estructural, el que necessita per tenir cura de les paraules clau i l'estructura pot ser sintetitzat ... Crec que has sentit dels models de simulació que va escriure en Verilog Verilog és normal .. Perquè, Verilog és adequat per a la simulació ... Ilgaz

 

[amraldo]

Intenta llegir un llibre anomenat Primer Verilog Síntesi. - Amr Ali www.embedded-tips.blogspot.com

 

[bapodradhairyab]

Et diré en una sola línia ... el codi Verilog que pot donar l'esquema RTL o circuit de nivell de la porta que pot ser implementat en el silici és el codi synthesisable on com algunes sintaxi estan en Verilog només ha d'utilitzar per fer el codi més senzill per simular el disseny no es va a fer que el maquinari real no són synthesisable codi ... Esperem clar si vostè vol posar el maquinari que necessiteu per escriure codi sintetitzables més només per a la verificació de simulació d'utilitzar qualsevol sintaxi contexst º de Verilog

 

[ravikrishna]

thnx. im fent una posada en pràctica del projecte VLSI de compressió d'imatges en FPGA. així que per al'aplicació de h / sense necessita synthesisable Verilog. És correcte? Tinc un codi en c. Em pots suggerir algun que pot convertir C a sintetitzables codi Verilog

 

[amraldo]

http://www.c-to-verilog.com/ - Amr Ali