eina per a generar un esquema d'un verilog netlist?

[SpecialK]

Existeix una eina que tindrà un nivell estructural verilog fitxer (s), i generar automàticament un diagrama de blocs en format gràfic (. Jpg,. Gif, sigui quin sigui), corresponent al sistema descrit per l'arxiu, l'etiqueta amb els ports,
els blocs, i xarxes?Tinc un munt d'esquemes dibuixats a mà per una CPU que vaig fer per una mena de projecte i vol convertir-los a format electrònic per a futures referències.Vaig pensar a fer servir alguna cosa com visio però després hauria de tornar enrere i editar manualment el diagrama de blocs cada vegada que es canvien verilog arxius.

 

[no_mad]

Hola SpecialK,

Si ur buscant verilog esquema, pot utilitzar o Xilinx ISE o ltera @ qu (a) UTR.
En ISE, o crear un projecte nou i carregar tots els codis i verilog ur ús RTL espectador.Si ur verilog codi lliure d'errors i,
a continuació, es mostrarà el diagrama de blocs de ur mòdul.

Després o només captura l'esquema n guardar.

Espero que ajuda,
no_mad

 

[SpecialK]

no_mad va escriure:

Hola SpecialK,Si ur buscant verilog esquema, pot utilitzar o Xilinx ISE o ltera @ qu (a) UTR.

En ISE, o crear un projecte nou i carregar tots els codis i verilog ur ús RTL espectador.
Si ur verilog codi lliure d'errors i, a continuació, es mostrarà el diagrama de blocs de ur mòdul.Després o només captura l'esquema n guardar.Espero que ajuda,

no_mad

 

[louisnells]

Hola
Pruebe el programari Xilinx WebPack.És un paquet de lliure ús per a múltiples plataformes.Una vegada que afegir el codi dels arxius a un projecte i una síntesi de la mateixa.Hi ha una opció per veure la sortida com un esquema de blocs.També és possible baixar a la jerarquia dels blocs per veure el nivell inferior blocs.Em va semblar molt útil.També és possible exportar la vista actual d'alguns format.

 

[Digiko]

Hola SpecialK,

Vostè també pot intentar ChipVault, una eina opensource.

Heus aquí un resum de les seves característiques:
-Proporciona la capacitat de navegar i editar els fitxers de forma jeràrquica.Esquema Componente de la generació automàtica de punts de vista de Puerto VHDL i Verilog RTL arxius.
RTL instanciación i l'automatització de generació de plantilla.
Proporciona-Revisió de Control (per HW, SW, no al desenvolupament).
Recolza-Eina Ganxos exteriors (de baix cap a dalt vcoms, etc.)
-Proporciona un registre de seguiment d'emissió amb la classificació.
Proporcionar Netlist classificació i jerarquia de visualització.
Suport a la web de RTL compartir arxius (tant codificades i clara).

aquí està l'enllaç a la pàgina web:
http://chipvault.sourceforge.net/