Dubte el cas respecte a la declaració en VHDL / Verilog

[harisachin]

La declaració de casos d'ús comú: Cas my_signal és quan a => ..., i quan b => ..., i quan els altres => ..., i el cas extrem, hi ha alguna diferència entre el codi anterior i el següent codi, en termes d'optimització de la síntesi? Cas 1 "és quan (my_signal = a) => ..., i quan (my_signal = b) => ..., i quan (altres) => ..., i el cas extrem, que vaig arribar a conèixer d'una persona gran en la indústria que l'últim codi és realment avantatjós, per alguna raó. Jo no estava en condicions d'obtenir la raó d'ell a causa de les circumstàncies. Va dir que el codi primer es syntheisze més en comparació ... Pot algú si us plau m'ajudi a trobar la raó per la 2a clau és millor que el primer un?

 

[permute]

Aquest enllaç s'expliquen alguns d'aquests: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf

 

[TrickyDicky]

aquest aspecte com VHDL. En VHDL, sembla bastant inútil. cas '1 'només té una opció (quan alguna cosa = '1'). I els casos ARNt legalment la celebració d'aquest, ja que avaluen a vertader / fals, que és un tipus diferent dels bits '1 '. Ara bé, això pot haver ajudat en els dies en camparaters cost grans quantitats de la lògica en termes de percentatge, però ara-adays amb dispositius moderns és molt millor que escriure el codi que té sentit en lloc de tractar de salvar la lut senar / registrar-se aquí i allà.

 

[FvM]

La construcció del segon no és ni legal ni la sintaxi VHDL Verilog, pel que no està molt clar que la diferència que vostè es refereix. En contrast amb Verilog, VHDL no coneix casos similars (les condicions es superposen). Finalment, si dues construccions són funcionalment equivalents, el més probable és acabar en la síntesi de la porta el mateix nivell duting netlist.