divisió de codi en el HDL

[vaf20]

hola
si o voleu escriure codi HDL ... how o escriure codi en el cas de la Divisió en els exp.
------------------
input [31:0] Nombre de vots
input [31:0] Denum
sortida [31:0] Qu

Qu = Num / Denum;
------------------
Necessito algorisme de la divisió i el codi d'àrea o millor performance.either Freq.és important.
Tnx 4 ur help

 

[aji_vlsi]

vaf20 va escriure:

hola

si o voleu escriure codi HDL ... how o escriure codi en el cas de la Divisió en els exp.

------------------

input [31:0] Nombre de vots

input [31:0] Denum

sortida [31:0] QuQu = Num / Denum;

------------------

Necessito algorisme de la divisió i el codi d'àrea o millor performance.either Freq.
és important.

Tnx 4 ur help

 

[the_penetrator]

Ok nois

operador de divisió en RTL és una mare dura ...

existeixen els algoritmes per a la divisió de llibres de text interactiu.Llegir la ASM (Algorithmic State Machine) per un d'aquests i el treball a terme.És només dia per mitjà de màquines a nivell RTL (amb bancs de prova, verificació i tot), una mica més (dies) per als estudiants.

En OpenCores hi ha un disseny d'un divisor d'un sol cicle.Suposo que la ruta crítica serà l'impacte de severle.No estic segur que pot obtenir més de 30-40 MHz, fins i tot en el procés d'ASIC recents.Digues-me si estic equivocat.

Cicle únic:
h ** p: / / www.opencores.org / projects.cgi / web / single_clock_divider / vista

Iteratiu:
h ** p: / / www.opencores.org / projects.cgi / web / divider / vista

records

the_penetratorŠ

 

[vaf20]

Puc utilitzar la unitat CORDIC per a la divisió? Si és així, com?
BW, el que està en B / W i el mètode iteratiu sol cicle?
gràcies

 

[vaf20]

Hola de nou
podem utilitzar per aplicar CORDIC divisor! fins i tot es multipliquen i una altra funció.
hi ha una unitat anomenada divisor piplined en nucli generador de Xilinx també que es pot dividir dos vectors.
¿Algú intenta coreg Xilinx?
tnx

 

[craftfox]

Potser aquest llibre t'ajudarà.
Títol:''HDL disseny de xips de guia pràctica ... "PP306

 

[cawan]

és difícil posar en pràctica la divisió de maquinari, especialment FPGA.tractar de convertir la seva operació de divisió en múltiples operacions de suma, resta, i poc torn.fins i tot la multiplicació no es recomana per ser aplicat en temps real de la metodologia de maquinari.

 

[kilone]

He intentat aplicació de DIVIDER dins VirtexII una de Xilinx FPGA utilitzant coreg.El resultat mostra la complexitat HW molt alt.He canviat d'utilitzar aquest últim algorisme CORDIC per a l'operació dividion.

 

[dddhacker]

Hola

Una biblioteca completa de les unitats de l'aritmètica escrita en el codi VHDL sintetitzables està disponible

http://www.iis.ee.ethz.ch/ ~ Zimmi / arith_lib.html

S'inclou el disseny de la signatura i els multiplicadors de signe i divisors.Això podria ser d'alguna ajuda