Detector de fase per PLL als 6 GHz?

[koushikr_in]

Quin tipus de detectors de fase s'ha d'utilitzar per al disseny de PLL als 6 GHz?pls esmentar les avantatges relatius de tipus analògic i digital dels detectors de fase en aquesta freq?

 

[rfsystem]

Si utilitzeu l'estàndard de freqüència de fase de disseny del detector asíncron amb 2 registres reinicieu l'ordinador i A i per restablir la ruta d'accés que necessita 90-130nm dispositiu per arribar a 6GHz.Però estimo que, a causa dels retards de la gamma de fase utilitzable és limitada.Així, un clàssic del multiplicador ha de tenir un millor rendiment.Una combinació de PFD digital i analògica podria donar al millor rendiment total.Així que utilitzi el PFD digital per a la part cicle integral i el PFD analògica per la part proporcional de bucle.

It is also possible to divide the reference and the frequency signal only for the digital PFD.

 

[mr_chip]

Vols PFD a PLL per treballar durant 6 GHz??
Si és així, ¿per què necessita una freqüència tan alta Comparació??

 

[RFDave]

Què és exactament de treball als 6 GHz?Si és el VCO, llavors persumably té un divisor de llaç per dividir fins a una freqüència de comparació.Si realment tenen una freqüència de 6 GHz comparació, llavors jo penso que tindrà un enfocament anàleg per a un detector de freqüència de fase, com l'ample de pols i temps de pujada em sembla bastant agressiu per als circuits digitals.

Dave

 

[neoflash]

Ningú va a dissenyar aquest tipus de PLL, a menys que sigui amb fins de CDR.

La síntesi de rellotge requerirà rellotge de referència de vidre.Cap vidre pot generar alta freqüència per ser comparats en PFD.

Si és QDR PLL, mmm ..., si us plau utilitzeu les forces de facto CML (si utilitzeu Alexander PFD) per executar en aquesta freqüència de rellotge d'alta.

 

[BigBoss]

Sense divisor tindràs molts problemes amb ell.En el seu lloc, pot utilitzar divisor per comparar els senyals i les bombes del corrent.En aquest cas, la fase de soroll serà millor pel factor de divisió N ràtio.