Com utilitzar la configuració $, $ i $ celebrar tasques amplada del sistema de Verilog?

[aswin123]

Com utilitzar la configuració $, $ i $ celebrar tasques amplada del sistema de Verilog. en el qual bloc es poden utilitzar aquestes declaracions (em refereixo sempre bloquegi o especificar bloc) pot ser que algú m'expliqui amb l'exemple

 

[chiguoquan]

utilitzar-los com aquest (especificar bloc està situat entre el mòdul i endmodule) especificar specparam tIFCLK = 20,83, tSRD = 12.7, tRDH = 3,7, tSWR = 12.1, tWRH = 3,6, tSFD = 3,2, tFDH = 4.5, tSFA = 25, = TFAH 10, $ setup (slrd, posedge clk, tSRD); $ retenció (slrd, posedge clk, tRDH); $ setup (slwr, posedge clk, tSWR); $ retenció (slwr, posedge clk, tWRH); $ setup (dades , posedge clk, tSFD); $ espera (dades, posedge clk, tFDH); $ setup (fifo_addr, posedge clk, tSFA); $ setup (fifo_addr, posedge clk, TFAH); endspecify

 

[calm]

els llibres Verilog pot resoldre el seu problema