com resoldre el problema del rellotge inferir

[alekhyahetl]

hola .... sóc nou en Verilog, jo volia saber el que s'infereix clk ??????... que estic rebent d'advertència com ("S'ha trobat el rellotge inferir nivell superior | clk amb 40.00ns període d'un rellotge definida per l'usuari han de ser declarats en l'objecte." p: clk ") pot algun de vostès m'expliqui sobre aquest ....... ..

 

[Dayn]

hola .... sóc nou en Verilog, jo volia saber el que s'infereix clk ??????... que estic rebent d'advertència com ("S'ha trobat el rellotge inferir nivell superior | clk amb 40.00ns període d'un rellotge definida per l'usuari han de ser declarats en l'objecte." p: clk ") pot algun de vostès m'expliqui sobre aquest ....... ..

Tinc el mateix error en el disseny VHDL amb Synplify Pro tova: Es troba inferir superior del rellotge | clk amb 10.00ns període d'un rellotge definida per l'usuari han de ser declarats en l'objecte. "p: clk" Sabia vostè arreglar el seu passat error? Salutacions, Dayne

 

[alekhyahetl]

hola Dayne ......... i no ha resolt aquest problema ... es o fixar THT ??????... si és així si us plau, digui

 

[zel]

Crec que no és un problema .. és només una advertència. i crec que el disseny estarà bé .. depèn de la forma en què el disseny del seu disseny ..

 

[alekhyahetl]

ja .... s'està mostrant com una advertència i no hi ha cap problema amb el disseny, jo volia saber la raó, que l'alerta ........ o pot explicar em pls