Com integrar aquest disseny en el CPLD

[vbdev]

Hola, he utilitzat PAL i GAL abans de circuits integrats. Però CPLDs són nous per a mi. Estic intentant estudiar aquests dispositius, el HDL i el procés de programació. De moment, estic confós amb els passadors de rellotge GCLK en CPLD. Alguns tenen un rellotge, mentre que alguns tenen 2 rellotges. En el meu disseny, no necessito freqüència de rellotge. No obstant això, el 3 octal tipus D flip-flop es necessita un gran impuls d'anar RELLOTGE. Les dades d'entrada és al dispositiu de transició de rellotge de baixa a alta. Si aquests passadors de rellotge ser el mateix que els passadors GCLK1 / 2? Els tres tancaments s'asseguri la informació de 4bit en els seus respectius rellotges d'activació. Aquestes dades s'alimenten a les entrades paral · leles de forma paral · lela als registres de desplaçament en sèrie. Llavors la meva microcontrolador es tiri aquestes dades en sèrie. Així que si us plau aclareixi el meu problema del rellotge. Si és possible suggerir el CPLD que es pot utilitzar per a aquest disseny. Gràcies

 

[FvM]

En contrast amb els GAL, CPLD més recent no és necessari utilitzar entrades dedicades de rellotge per als rellotges de registre. Vostè pot revisar els fulls de dades o un instrument per fer el judici amb una eina de síntesi. El rellotge de registre de desplaçament s'implementa preferiblement com a senyal global perquè condueix 16 registres. Algunes eines, com ara Altera Quartus tenen biblioteques existents TTL que permetin dibuixar un esquema lògic amb els mateixos components i es compila en un CPLD. Després de jugar amb les eines, el més probable és veure, que l'aplicació de HDL és el camí més fàcil per anotar dissenys similars. Vostè també pot convertir automàticament un disseny esquemàtic al text HDL, després de canviar els noms dels senyals de la sintaxi de HDL compatible.

 

[vbdev]

Gràcies FVM. Això significa, que he d'utilitzar un pin de rellotge mundial per al pin de rellotge de registre de desplaçament de 16 bits. Puc utilitzar qualsevol dels pins I / O per a les entrades CLK de HCT574? Una pregunta més, com puc decidir la densitat de la CPLD requerida. Puc utilitzar EPM3064 per aquest disseny? Què passa si he hagut d'afegir tres més HCT574 i 2 més registres de desplaçament. Com aquest serà el cas en el meu disseny final. El microcontrolador recuperar dades de 32 bits del registre de desplaçament. En aquest cas aquest CPLD és suficient?

 

[FvM]

Alguns CPLDs tenen restriccions de pins i la connectivitat cel · lular macro. Una forma possible és deixar que el compilador de disseny de triar les assignacions de pin. O assignar pins d'acord a les seves necessitats d'aplicació i tractar de compilar. Pel que veig, el disseny s'ajusta a un CPLD macrocélula 32, per exemple, EPM3032, ja que compta amb 28 registres i la lògica combinatòria no és molt. Per a la versió estesa, EPM3064 és probablement bé, però hauríem d'intentar.

 

[vbdev]

Gràcies FVM, intentaré en primer lloc.