Com implimente un CDR (rellotge i de la recuperació de les dades) circuits.

[dd2001]

Qualsevol sap d'aquest tema?Jo sé aready PLL, però la forma d'aplicar PLL a ella?

 

[shell3]

Bàsicament, el PLL
s'utilitza per regenerar el rellotge a partir de les dades
corrent.El rellotge
s'alinea amb el centre de les dades Paterna,
a fi que les dades poden ser deserialised.Les dades són codificats en general
cal assegurar un mínim de transicions per unitat de temps per mantenir
el PLL bloquejat.

Si vostè fa una cerca de components OC12 SONET trobarà un munt
del document en relació amb el CDR.

 

[VSOP]

No
estic segur si això és el que vostè desitja.

 

[VSOP]

ho sento, un error!

 

[VSOP]

i els seus codis!

 

[dd2001]

<img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Avergonyit" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Avergonyit" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Avergonyit" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Avergonyit" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Avergonyit" border="0" />

 

[andy2000a]

ús de múltiples fases de rellotge,
i seleccioneu "dret" de rellotge per adaptar-se a "temps d'instal lació"
habitual deixar "CLK mostreig enmig de" in_data ""

 

[layes2]

cdr
youcan ús PLL
dll o
suplementària
o
* N la velocitat de rellotge

 

[poder twq]

pot usar PLL (amb un anell de OSC VCO) per generar múltiples rellotges

amb diferents fases (p.ex. 0, 45, 90, 135, 180, 225, 270, 315),

a continuació, utilitzeu algun algoritme per seleccionar la fase adequada per l'ús de rellotge.
dd2001 va escriure:

Qualsevol sap d'aquest tema?
Jo sé aready PLL, però la forma d'aplicar PLL a ella?