com especifiquen els tipus de dades àmplia de cadena en VHDL

[venkatesankalidass]

Hola a tots, com especifiquen els tipus de dades àmplia de cadena en VHDL

 

[kvingle]

Sona com ets usuari Verilog .. Bé, amic ... com constructe de cadena no és per synthesis.You en realitat no es molesten a donar a qualsevol rang que en VHDL. acaba de dir .... cadena (No hi ha cadenes que s'uneixen a ... creieu-me)

 

[AdvaRes]

[Quote = venkatesankalidass] Hola a tots, com especifiquen els tipus de dades àmplia de cadena en VHDL [/quote] Si us plau, més detalls.

 

[kvingle]

Déjame posar d'aquesta manera ... no s'especifica cap restricció al literal de cadena ... és inútil.