Com dissenyar un sumador de 64 bits en VHDL?

[bassem11]

necessito una mica desing 64 escurçons en VHDL quina és la millor forma de disseny de TI i que sumador creus que necessito per a disseny d'acord a l'àrea i el temps

 

[devrimaksin]

Si utilitzeu VHDL, vostè no té un munt d'opcions, després de tot el que vostè va a escriure està fora = IN1 IN2 + Ara, la diferència ve a jugar quan ho sintetitzar, i el resultat depèn d'un. Síntesi de la biblioteca que disposa de 2. Sintetitzador que té 3. La restricció de la qual suposen per sintetitzador per fer la feina si vostè està tractant de dissenyar IEEE de 64 bits sumador (com en ALU) un tipus Stuf, ho ha de fer complet personalitzat

 

[bassem11]

he de desing 128 bits i per a mi aquesta és la primera vegada que utilitzi aquest Languge i necessito desing d'acord Xlinx Virtex2 xc2v500

 

[craftfox]

la pot dissenyar a nivell de la porta. és a dir, utilitzar la "o" lògica \ "xor" lògica \ "i" la lògica. He fet una de 64 bits amb signe sumador el mes passat amb el Verilog. Crec que és fàcil de transmetre en codi VHDL si t'agrada. ps no pot trobar la ja existent a Internet. per llegir l'article amb cura i dependre de tu mateix.

 

[Big Boy]

Només heu de la substility següent ... - Si afegiu dos el nombre 64 bits, s'obté un resultat 65 bits (o un resultat de 64-bits més un bit de ròssec de sortida). - Vostè pot tenir un escurçó de tenir en compte un bit de ròssec a l'entrada també. La mateixa regla que dalt s'apliquen amb i sense arrossegament d'entrada poc. - Tenir en compte si es va signar o afegir números de signe.