Com dissenyar aquest tipus de PLL: PP1S OCXO de seguiment de GPS

[Danielye]

A continuació es presenta l'arquitectura de referència d'entrada de PLL -> PP1S del motor d'un receptor GPS: el temps del detector de fase accuracy500ns -> JK-Flipflop o un altre tipus de filtre PD FPGA ample de banda Loop -> de banda estreta de filtres digitals, l'ample de banda sintonitzable DAC, -> Per FPGA-δ Δ CAD, PWM manera VCO -> Per alta estabilitat 10MHZ OCXO Les preguntes són les següents: 1. el que la freqüència de comparació és millor? 1Hz o febrer 2 KHz. quin tipus de detector de fase és millor en aquest cas? 3. Com puc assegurar-me que la sortida PP1S (des de la sortida OCXO Dividit per 10 milions) està alineat amb PP1S de GPS quan el PLL està bloquejat. En altres paraules, l'error de fase constant és zero. Es determina pel detector de PD o l'ordre de filtre de bucle?

 

[echo47]

El PRS10 SRS és un bufó litte estàndard de freqüència de rubidi que bloqueja a 1 PPS i genera 10MHZ. Jo tinc una, funciona molt bé. Agafa el manual i llegir com ho fan: http://www.thinksrs.com/products/PRS10.htm