Codi VHDL de sèrie en sèrie de

[j hemangini]

Estic usant espartà-3a kit d'iniciació. Vull escriure codi VHDL de sèrie en sèrie a terme. Si algú té codi per això, aleshores si us plau, publicar-lo. Gràcies.

 

[sree205]

library ieee; ieee.std_logic_1164.all ús; SISO entitat és el port (clk: in std_logic; RST: en std_logic; s_in: en std_logic; s_out: a std_logic); SISO fi; s1 arquitectura de SISO és iniciar el procés (CLK, RST , el pecat) començar if (rst = '0 ') then Souto

 

[mehrzad321]

Hola, Pot vostè clearify la seva necessitat? quin tipus de procés que vol fer en les dades d'entrada? ¿De veritat vols donar només les dades de sèrie d'una mà i el va posar fora amb l'altra mà? tant d'entrada com outout són de sèrie?

 

[j hemangini]

En realitat, vull comunicar la meva espartà-3a kit d'inici amb hyperterminal i vol mostrar a la pantalla LCD, el que escric en HyperTerminal. Tinc un codi VHDL en el lloc web www.OPENCORES.org . Però ara no sóc capaç de trobar tots els pins es defineix en el codi. Només sé patilles de connexió de RxD i TxD. Si algú em pot ajudar, si us plau enviar els seus punts de vista. Gràcies.