CIC decimator circuit

[kuohsi]

Hola, tots els
Estic dissenyant un filtre CIC decimator d'ADC delta-sigma.
Puc assumir la Decimación taxa R = 1024?
R = 1024 és un gran nombre.Té un gran circuit de la zona?
Com puc reduir el CIC de l'àrea del filtre?
Gràcies!

 

[FVM]

Plain Decimación CIC és una tècnica de majors dies en què l'esforç dels multiplicadors que es necessiten per obtenir més sofisticat filtre FIR decimators
s'ha d'evitar.Continuen sent útils.El nombre de bits necessaris en les diferents etapes decimator, en funció de R i altres paràmetres es poden trobar a la literatura.

 

[RBB]

Has de preguntar un parell de preguntes primer:
1.Quina és la meva Decimación factor?Que
ha declarat com a 1024.
2.Vostè està veient un filtre de la CIC,
pel que estableixen en quina mesura fa la seva primera lòbuls laterals han de ser?D'aquesta manera, establirà el nombre d'etapes de la CIC filtre.
3.Ara vostè sap que
hi ha el nombre d'etapes, el seu ample de banda és prou petit en comparació amb la seva mostra de freqüència de rellotge,
per exemple, va voler que el seu senyal no està sent distorsionada per múltiples etapes?
4.També pot determinar el nombre de registres i adders, més la mida de cada registre i complement del seu nombre determinat de fases,
de manera que pot determinar una àrea d'estimació.També pot paral lela alguns dels Peine i / o integradors per reduir la mida, però a costa d'augmentar la freqüència de rellotge d'aquesta manera el consum d'energia.

 

[kuohsi]

RBB va escriure:

Has de preguntar un parell de preguntes primer:

1.
Quina és la meva Decimación factor?
Que ha declarat com a 1024.

2.
Vostè està veient un filtre de la CIC, pel que estableixen en quina mesura fa la seva primera lòbuls laterals han de ser?
D'aquesta manera, establirà el nombre d'etapes de la CIC filtre.

3.
Ara vostè sap que hi ha el nombre d'etapes, el seu ample de banda és prou petit en comparació amb la seva mostra de freqüència de rellotge, per exemple, va voler que el seu senyal no està sent distorsionada per múltiples etapes?

4.
També pot determinar el nombre de registres i adders, més la mida de cada registre i complement del seu nombre determinat de fases, de manera que pot determinar una àrea d'estimació.
També pot paral lela alguns dels Peine i / o integradors per reduir la mida, però a costa d'augmentar la freqüència de rellotge d'aquesta manera el consum d'energia.

 

[FVM]

Cita:

Com puc calcular la SNR a la sortida de 16 bits?