Cadència: Passos per a la verificació funcional de la netlist sintetitzada

[chip-monk]

Com es pot verificar funcionalment un netlist sintetitzada amb el compilador de RTL? Si us plau, fer passos i ordres associats. Gràcies.

 

[lostinxlation]

sol punt a les biblioteques i executar una simulació en la llista de connexions.

 

[chip-monk]

Hola, gràcies per la ràpida resposta. Estic usant la biblioteca estàndard de TV mòbil i no hi ha cap arxiu *. v que conté totes les portes, com etc i, inv utilitzats en la netlist sintetitzada. Així que, com puc apuntar a la biblioteca portes quan tinc la netlist sintetitzada, sdf, i *. lib, però no hi ha cap arxiu Verilog amb totes les descripcions d'aquestes portes o and2_1 etc NAND utilitzades en la netlist sintetitzada. Per ser més precisos, em surt l'error com el següent en la cadència, quan compila la netlist sintetitzada, anotar el sdf al banc de proves i aleshores utilitzar la comanda ncelab. and2_1 g631; | ncelab (IP1 (B [8]), IP2 (n_15), op (c_out )...): * E, CUVMUR (./gen_ks_sa1.v, 1817 | 12): exemple "test.ks_sa1_1. d9_1.a9_1.g631 'de la unitat de disseny "and2_1' està sense resoldre a 'worklib.adder_ks9: mòdul".

 

[kornukhin]

EL QUE VOSTÈ NECESSITA biblioteques Verilog per simular el seu disseny. No hi ha altres maneres de simular netlist. D'una altra manera - per utilitzar Confornal per a la verificació formal. És compatible amb *. lib com a format d'entrada.