Bloqueig i la no assignació de bloqueig

A

alam.tauqueer

Guest
Hola,

Pot algú dir-me quina és la diferència entre la continuació mencioni el codi, i quines serien les qüestions de si estem utilitzant el bloqueig de la declaració en la lògica seqüencial

//////////////////////////////////////
sempre @ (clk posedge)
començar
if (reset)
començar
Q1 = 0;
Q2 = 0;
final
una mica més
començar
Q1 = d1;
Q2 = d2;
final
final
/////////////////////////////////
sempre @ (clk posedge)
començar
if (reset)
començar
q1 <= 0;
q2 <= 0;
final
una mica més
començar
q1 <= d1;
q2 <= d2;
final
final
///////////////////////////////////

 
Hola,

1.no hi ha cap diferència en aquest cas,
2.el seu comportament serà diferent, si un valor de registre assignat s'utilitza en una altra assignació efectiva a CLK posedge
3.No veig un problema particular, a més de la funció de no comportar-se com cal.Tant les tècniques de cessió podria ser significatiu.

Un bloqueig d'una implicació de la cessió, la funció de la lògica podria dependre d'ordre d'instrucció, la causa pot fer que les assignacions del multiplicador a un registre en una seqüència, cada un amb efecte immediat.Amb la no-bloqueig d'assignació, la funció és independent de l'ordre d'instrucció, causa una cessió tingui efecte en el cicle de rellotge.

Records,
Frank

 
Hola,
Em corregirà si m'equivoco.
Hi ha algunes directrius que ha de seguir:
1.Quan es modela la lògica seqüencial, l'ús de no bloqueig tasques.
2.Quan es modela la lògica sempre combinades amb un bloc, utilitzeu el bloqueig de les assignacions.
Aquests poden ajudar a evitar tot el desajust entre la simulació i la síntesi.

 
Hola,

No estic segur de en quina situació ha d'estar "falta d'adequació entre la simulació i la síntesi".Crec que un desajust entre els programadors de la intenció i la funció codificada en realitat és el cas més comú.Vostè ha de saber el que està fent.

La seva diferenciació entre la lògica seqüencial i blocs combinacionals sempre porta generalment en la direcció correcta.No obstant això, en descriure la lògica synthesis, el terme "seqüencial" ha de ser millor substituït o complementat pel terme "sincròniques", que caracteritza la qualitat funcional.Qualsevol cessió en el context d'un rellotge "sincròniques" sempre (posedge, negedge) la instància d'un flipflop rellotge sincrònica, que opera de manera eficaç sense bloqueig.

Si utilitzeu el bloqueig de les declaracions en aquest context, això podria tenir diferents significats.Com en l'exemple original, podria no tenen cap significat particular i després seria insuficient, possiblement enganyosa.O podria crear una instància de lògica combinatòria addicionals abans de l'execució de no-bloqueig tasques.En VHDL, vostè ha d'utilitzar una variable d'objecte independent en lloc d'un senyal (= reg) per aconseguir aquesta funcionalitat.

En un bloc combinacional sempre, no assignacions de bloqueig no té un propòsit raonable per la meva opinió.

Com una descripció detallada Verilog, prefereixo la referència del compilador HDL Synopsys manual (en parts iguals amb la referència de la Fundació Xilinx Express verilog) http://www.stanford.edu/class/ee108b/labs/verilog_reference.pdf

Records,
Frank

 
Així fer una ullada a això.Té una bona explicació del que ha d'utilitzar en cada cas.
http://csg.csail.mit.edu/6.375/papers/cummings-nonblocking-snug99.pdf

 
Hola Frank,

Estic plenament d'acord amb vostè però em confonen com si estem utilitzant una assignació de bloqueig en cas de bloqueig seqüencial sempre com l'exemple anterior que la forma és diferent d'una manera no-bloqueig d'assignació.

Tinc una pregunta més, aquí hi ha qualsevol desfasament de la síntesi de simulació en cas de bloqueig de cessió?
I quin seria el maquinari?Serà mateix maquinari que nosaltres ll passar sense bloqueig de cessió?

 
Per al disseny dels circuits seqüencials, es defineix mitjançant el bloqueig de declaracions perquè no tots els actes que es r canviat a la vora del rellotge i per al disseny de circuits combinacionals, s'utilitza el bloqueig de declaracions, si s'escau CLK no és un criteri ..

 
Hola,

Gràcies per vincular el document d'ajustament.És realment instructiu i, probablement, les respostes majoria de les preguntes plantejades en aquest debat, també en relació amb els possibles desajustos entre la síntesi i la simulació.Es podria efectivament posar fi a la discussió.

Tinc una petites diferències respecte als casos mixtos (Directriu # 5) sempre sincrònica en blocs, que pot ser significativa en alguns casos, a la meva opinió.Però comparteixo el punt de vista dels autors, que construeix una millor alternativa d'evitar malentesos.En la mesura també estic d'acord Directriu # 5, altres maneres.

Records,
Frank

 
ajay hi
systhesis a terme la venda és el primer codi té un FF que es connecti el d1, d2,
segon codi d'aconseguir la O P és la 2ff

Vamsi

 
Ok així en el codi anterior no anem a veure cap diferència entre el bloqueig i la no-bloqueig d'assignació.

Pot algú si us plau dir-me on seria la diferència entre en imatge si anem a utilitzar el bloqueig de la cessió en cas de circuit seqüencial.

És Wil ens ajuden a aconseguir una millor comprensió.

Tauqueer

 
Llegiu el document ajustat vinculats per NanhTrang.Seria un eres de temps tractant d'explicar el tema millor.

 
Hola,
@ Frank: Potser no sóc prou bo per barrejar el codi de bloqueig i de no bloqueig assignacions, així que simplement els separen.
@ Tauqueer: Si us plau, doneu un cop d'ull al diari em va enviar per sobre.Té tot el que vostè està demanant.

 
Hola,

Cita:

Potser no sóc prou bo per barrejar el codi de bloqueig i de no bloqueig assignacions, així que simplement els separen.
 
Vaig passar pel paper ara les coses estan clares per a mi.

Moltes gràcies a tots.

Records
Tauqueer

 
si no ús o bloqueig d'instruccions d'assignació dels valors s'assignen després de la simulació actual, mentre que en el bloqueig dels valors de r assingned immediatament
Una cosa més en posedge de rellotge si o escriure de bloqueig en la síntesi de o obtindrà ff / tancament

 
Hola alll

Només has d'anar a través d'verilog Basics de palnitkar Salman,
seu bon llibre per verilog bàsic.

records
Mohias

 
check this pdf .... espero que ajuden o ll

http://www.edaboard.com/viewtopic.php?p=567617 # 567.617

 
Tots dos blocs de declaració són correctes.

Però no mitjançant blocing assignació stmt és una bona pràctica i l'ús de bloqueig stmt és dolent estil de codificació

 
em corregeixi si m'equivoco ..

El bloqueig de l'assignació és similar a l'assignació de variables en VHDL ...
i de no-bloqueig del senyal és similar a la cessió en VHDL ..

En el bloqueig de les dades se li assigna immediatament, però no en el bloqueig de les dades es assigend en el cicle de rellotge següent ..

per favor, hágamelo saber si estic equivocat ..

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top