Anàlisi de Oportunitat de Esquemes de traçat Post ...

[giggs11]

Hii,

Regulació estàtica d'anàlisi es realitza per inspeccionar els retards dels camins.També em vaig adonar dels corrents de disseny de diverses que una posterior anàlisi de disseny de temps també es realitza com a part del procés de verificació.

He fet utilitzant STA horari estel.lar, però com es pot realitzar anàlisis de distribució de correu moment usant horari estelar, o és possible fins i tot en el primer lloc ..?

Gràcies.

 

[wadaye]

Hola giggs11:

STA Heu de fer abans i després de la disposició.

Usem PT per porta de nivell plantegen disseny de STA, pot inscriure's fora d'ell.Si

vull fer circuit de nivell STA, PATHMILL serà l'eina.

Vostè pot fer porta a nivell de posa-disseny amb la Porta STA-netlist nivell, SDF i

RC de nois lauout oferir-li.Recordeu que després de la disposició, el TC és real, per la qual cosa

ha de modificar el rellotge que limita.

 

[linuxluo]

hola,
Si la seva deisgn està sota 0.25um, així que és millor fer servir l'horari estelar-si el vistiplau a la cadència o eines d'ús, com la celta / CTE / voltagestorm / signalstrom.
eines que són també el vistiplau.