Algunes preguntes sobre l'ús de CC per al disseny d'ASIC?

[atuo]

1.Com a conjunt de restriccions sobre el senyal de reset. Jo ús set_ideal_network ', i és el correcte? 2.com set_max_fanout excepte el rellotge i reset. 3.Quan que la síntesi d'un mòdul A de la folgança de temps és petit, però posar el mòdul A en un mòdul B top_level i sythesis el mòdul B top_level, i la folgança de temps és molt gran. Les entrades i sortides de port del mòdul A tots rigister, i jo no sé per què el resultat dos són tan diferents?

 

[news]

Dziś już właściwie mało kto pamięta jak żmudnym zadaniem było porównywanie cen bez pomocy porównywarki internetowej. Co więcej, obecne porównywarki ab ...

Read more...

 

[horzonbluz]

1. set_drive 0 (senyal de reset); set_ideal_networks (senyal de reset); O set_dont_touch_networks (senyal de reset), 2. set_max_fanout 1 [els ports d'entrada], set_fanout_load 8 [sortides de senyals]; set_port_fanout_number 4 [sortides de senyals]; set_max_fanout 8 [disseny actual], 3. Crec que el que limita la creació de ports d'entrada i de sortida no estan d'acord amb les condicions pràctiques. , Llegiu acuradament aquestes limitacions.

 

[atuo]

hola, horzonbluz Vaig a comprovar la meva limitació amb més cura. I ha utilitzat la restricció: balance_registers o optimize_registers? He llegit venuts, però no saben els diferents d'ells. Jo disseny d'una canonada, i complir amb la comoditat de temps. Quan tracte d'optimitzar el temps. Utilitzant el balance_registers després dels informes sythesis i DC: no es pot moure de registre. Utilitzant el optimize_registers i informes DC: el retard d'entrada és massa petit. Com puc fer-ho? respecte atuo

 

[horzonbluz]

1.balance_registers. Ignorar objectiu període de rellotge i la folgança de temps. Utilitza "min-període de reajustament temporal" algoritme En síntesi DC. No minimitza l'àrea 2. optimize_registers. Min-període de reajustament temporal (el mateix que balance_registers). Presa avantatge de folgança positiva per tornar a introduir els registres en els nodes fanout baixa per reduir el nombre total de registres. Pel que pot minimitzar l'àrea de disseny. En general, no fem servir els dos comandaments per optimitzar el nostre disseny, perquè hem de preservar la jerarquia del nostre disseny. Els dos ordres es poden plana nostre disseny. Que no és el resultat del que volem.

 

[atuo]

hola, horzonbluz Gràcies per la seva ajuda. Jo ús la restricció que proporcioneu, i el resultat de la síntesi és good.But vull saber com decidir el nombre de fanout_load i max_fanout. Es tracta d'una convenció o no? Per cert, el meu disseny és una canonada module.And una etapa de la canonada és la ruta crítica. Perquè jo no vull modificar la meva RTL, que he de dependre de la reprogramació de la DC. Ho intentaré de nou. respecte atuo

 

[horzonbluz]

En general, quan la síntesi d'un disseny, ens vam posar de cel per defecte de càrrega de la nostra biblioteca de destinació. Per exzample, em vaig posar la meva disseny amb INVX1 com la cèl lula de càrrega per defecte. Així que em vaig posar de càrrega fanout 8 [senyals de sortides] i establir el nombre de nodes secundaris de 4 ports [sortides de senyals], es pot veure si un port de sortida pot gestionar 32 INVX1, la seva capacitat de conducció és suficient. Aquests valors s'estableixen d'acord a la biblioteca de fosa i de la seva necessitat.