ADC d'alta velocitat

[Yagi]

Hola a tots,

Estic dissenyant un 10 ter 150Msamples/sec amb ample de banda d'entrada de 200Mhz.Jo estava passant per les publicacions de IEEE i va trobar el següent document de
"10b 200Msps CMOS oleoducte paral.lel ADC" L.sumanen, Halonen.

Hi ha una tècnica anomenada "doble canonada de mostreig ADC" en què l'OTA s'utilitza en les dues fases de rellotge per produir els residus.

He dissenyat abans, un ADC 10b gasoducte arechitectures que podria mostra l'entrada a 100 MHz, pel que si puc usar el OTA mateix ara en la duplicació de la taxa de mostreig L'arquitectura de mostreig efectiva serà ara 200Msamples/sec.

No estic segur de quines podrien ser les possibles desavantatges amb l'enfocament de dalt per obtenir 200Msamples/sec freqüència de mostreig de diferents dissipació d'energia en comparació amb el ADC del Halonen esmentats anteriorment.

Si us plau, hágamelo saber quina és la millor L'arquitectura a utilitzar si estic buscant "10b 150Msamples/sec amb ample de banda d'entrada de 200Mhz".

Gràcies,
Yagi

 

[sunking]

El primer mètode és millor.

 

[Yagi]

Hola Sunking,
Vol vostè dir amb un paral.lel amb "pipeline" L'arquitectura ADC és un millor enfocament.
En cas afirmatiu:

També vull saber el que podria ser els possibles problemes amb la tècnica de mostreig doble si volem disseny a 150 o 200Mhz de freqüència de mostreig.Agraeixo les referències que parlen d'aquests temes.

Gràcies
Yagi

 

[wsy979]

esperant
Estic pensant de la mateixa pregunta com yaqi

records

 

[sankudey]

Escolta, estic una mica confós amb la pregunta original, que diu, una taxa de mostreig de 150MSPS on l'entrada analògica BW és 250MHz, si he entès correctament.No sé com BW analògica podria ser major que la taxa de mostreig.

De totes maneres, hi ha diversos mètodes per assolir l'objectiu.També dependrà de la UR ús de la tecnologia.És que és igual o inferior a 0.35um CMOS vostè pot anar per 1.5bit/2.5bit pipeline simple etapa per l'arquitectura.Aquest és popular.Si la tecnologia no pot complir la mateixa, pot ser que hagi d'anar a les arquitectures d'alta velocitat (pot ser plegable interpolació).Però, una vegada que hi hagi un requisit de la resolució de 10 bits.Si l'entrada analògica es 1Vpp, la de la resolució és d'aprox.1mV que és molt difícil, especialment per la S / H.Així que vostè pot haver de trobar algunes arquitectures als que podrien no demanda S / H (com doblar interpolació - FI).Però crec que no pot donar FI 10 bits de resolució amb bona fiabilitat.Vostè pot anar a través de la refernce següents per a la solució de problemes propòsit.

1.Jun-05, JSSC, "A 16-bit ...", Alfio Zanchi -> per tot el sistema: aquesta és la tecnologia SiGe, però pot donar alguns conceptes
2.Estudis Maig-05, JSSC -> pocsEn el mostreig doble:
Pel que sé el que requereix no solapament de rellotge i és un dels bottlenec.

 

[Yagi]

Hola Sankudey,

Moltes gràcies per la resposta.Estic una mica confós en la seva declaració sobre mostreig doble.Com pot no ser la de rellotge correguda de prescripció.

Cas 1:
Per 100MSPS ADC sense mostreig doble,
rellotge període Tclk = 10ns; Tclk / 2 = 5ns;

Puc tenir 0.8ns de nonoverlap període per tant, efectivament he 4.2ns per l'OTA a un acord.

Cas 2:
Permet considerar l'ADC 200Msps amb el mostreig doble,

Tclk = 5ns; Com la OTA s'utilitza en dues fases, encara pot tenir 0.8ns com nonoverlap i 4.2ns període de temps d'assentament de l'OTA.

Per tant, amb l'OTA mateixa que hem utilitzat en el Cas 1 i el condensador juntament amb les estructures al voltant de la OTA, podem utilitzar la OTA en les dues fases de la producció de residus.

Què podria ser els possibles problemes amb el plantejament exposat en la sentència de 2 per obtenir 200Msps de velocitat de mostreig amb 100MSPS OTA

Gràcies
Yagi

 

[wsy979]

a Yagi
en el cas 2
Doudle de mostreig d'alta tecnologia sol aplicar en els filtres, moduladors ΔΣ i ADCS pipeline sense accelerar l'OTA.Però el temps OTA'srecovering pot afectar a duplicar la velocitat de mostreig.Mentre que el doble de presa de mostres més interruptors, que poden produir més de distorsió en T / H.

els següents documents poden ajudar o

[1] TC Choi, RW Brodersen, Consideracions per a l'alta freqüència
Switched-Capacitor Ladder Filters, IEEE Trans.Circuits and Systems, vol.
CAS-27, pp.545 552, juny 1980.
[2] D. Senderowicz, G. Nicollini, S. perniciosa, A. Nagari, P. Confalonieri, C.
Dallavalle, de baixa tensió doble Convertidors de la mostra, IEEE J. Solid --
Circuits d'Estat, vol.32, pp.1907 1909, desembre de 1997.
[3] S. Bazarjani, M. Snelgrove, de 40 MHz de doble pas de banda en la mostra SC
Modulador, a Proc.IEEE International Symposium on Circuits and Sys --
TEM, 1997, pp.73 76.
[4] W. Bright, 8b 75MSample / s 70mWParallel Pipeline ADC incorporació de
Doble presa de mostres, el 1998 IEEE International Solid-State Circuits Con --
cia, Dig.Tecnologia.Pap., Pp146 147, 1998.i per al cas de UR 1, el període de solapament de rellotge és molt menor que 0.8ns, i 4.2ns és suficient per a la OTA per resoldre quan 1V-Vpp i 100 MHz de velocitat.Afegit després de 15 minutser yaqi

Em vaig adonar que vostè llegeixi el document de
"10b 200Msps CMOS oleoducte paral.lel ADC"
i es va confondre per mostreig doble.
mentre penso T / H 's OTA no funciona a 100 MHz.El document representa un "pipeline" paralled ADC, pel que té com a mínim 2 llesca de ADC amb "pipeline", el que significa que cada llesca funcionar a 100 MHz.Com a resultat, els de mostreig doble T / H s'ha duplicat càrregues.Aquest desafiament del disseny molt.

records

 

[Yagi]

Hola wsy979,

Moltes gràcies per la resposta explícita.Em va prendre molt de temps a llegir aquests documents.Podria entendre els possibles problemes de cura en el disseny.Però jo no podia entendre a quina velocitat i la resolució de fer de limitar l'representa un ± o de l'ADC.Així que encara no va poder arribar a una conclusió sobre el que és l'arquitectura que millor s'adapti a les meves característiques.

"10b 150MSPS Devices = ample de banda de 200 Mhz, Imax = 120mA".

Quina podria ser la millor opció de les següents:

1.Doble arquitectura de mostreig.
2.Paral.lel oleoducte ADC amb 2 temps intercalats ADCs pipeline
3.Norma 1.5b/stage Pipeline ADC.
4.Qualsevol altre.

Referències a molt alta velocitat i alta resolució ADC serà de gran ajuda per a mi.

També tinc una pregunta sobre el seu estat de compte següent:

"Per yaqi

Em vaig adonar que vostè llegeixi el document de
"10b 200Msps CMOS oleoducte paral.lel ADC"
i es va confondre per mostreig doble.
mentre penso T / H 's OTA no funciona a 100 MHz.El document representa un "pipeline" paralled ADC, pel que té com a mínim 2 llesca de ADC amb "pipeline", el que significa que cada llesca funcionar a 100 MHz.Com a resultat, els de mostreig doble T / H s'ha duplicat càrregues.Aquest desafiament del disseny molt.
"

En el document que va usar un 4 paral.lel doble canonada de mostreig ADC, però de mostreig doble T / H es carregarà amb una sola ADC en qualsevol moment.Jo entenc que hi haurà molts rellotges que augmentaria la complexitat.Gràcies per compartir informació valuosa,
Yagi

 

[wsy979]

Benvolgut yaqi
el que he dit és diferent amb el paper de Bright, va usar una s / h per a cada sector, però jo estava pensant en una sola s / h per l'ADC de conduir tota la divisió.

 

[sankudey]

Hola Yagi,
No sé si vostè ha passat per les referències de centres de retenció de major resolució.Tinc molt pocs punts per afegir als debats sobre ...

1.Ha comprovat si la tecnologia de la Ronda Uruguai podria satisfer el requisit de 200MSPS fins i tot sense l'ús de mostreig doble ..... Sé que alguns del meu amic fent 1.5b per etapa pipeline ADC de 200 MSPS ... van per l'arquitectura pipeline simple ... . però la seva tecnologia és 0.25um ... per al cas d'ur 0.35um .....

==> La cosa és que si es pogués mee totes les altres especificacions per a l'ADC (com la resolució i per tant DNL / INL / S
/ R / SFDR etc etc) a x-samples/second dir, doncs, per doble mostreig que probablement podria acieve les mateixes especificacions (pot ser una mica degradada) a 2x-samples/second posant dos centres de retenció en paral.lel i va pel temps ...... intercalats pot ser, o pot predir la tecnologia per sobre de la Ronda Uruguai.withou fer la tasca completa, però alguns blocs o ja han dissenyat i alguns més càlculs .......Hi ha diversos factors els que determinen les arquitectures que es folles .... En la meva opinió, pot ser que hagi d'anar per pipeline (1.5bit o 3 bits per satge etc) i no la intercalats ...pot ser el T / H requereix el mostreig doble .... de nou, no he treballat amb els rellotges de overlaping ... el que no pot especificar els problemes de gran part de la mateixa ....

All the best,
sankudey

 

[ydada]

Ja he estudiat algunes tècniques de mostreig doble, i implementar un xip de

de 10-bit 200ms / s pipeline ADC per al meu mestratge.En primer lloc, el doble

de mostreig (en paral.lel) pipeline ADC és una mica diferent de l'hora-les intercalats.

Per al temps de tipus intercalada, es requereix de més canals per augmentar la presa de mostres total

taxa, i de fet la zona i el poder es va a consumir més i més.No obstant això,

la tècnica de mostreig doble, no només pot utilitzar-se en S / H, sinó també en MDAC de cada un

escenari amb l'OTA compartit amb dos canals.només interruptors i tapes han de ser

augmentat.Però esbiaixar moment pot reduir la SFDR i SNDR.