3D-Array Port (àrea de distribució natural <>)

[vollbr0t]

Hola, m'agradaria crear un mòdul (A) amb un port 3D-array. Per crear una matriu de port he de fer servir un packge per declarar el tipus de matriu. Ho faig així: test_type TYPE és array (àrea de distribució natural, àrea de distribució natural, àrea de distribució natural) de std_logic; he de fer servir "àrea de distribució natural" de les tres dimensions perquè el portwidth està en funció dels genèrics passa a una: l'entitat A és genèric (gen_1: natural: = 5, gen_2: natural: = 6, gen_3: natural: = 7), port (matriu: A test_type (gen_1 downto 0, gen_2 downto 0, gen_3 downto 0)); La simulació funciona bé amb aquest , però en síntesi em surt "no dóna suport encara Matrix" al 3D-Port-Line. A causa de la necessària "àrea de distribució natural" no puc utilitzar el subtipus de la declaració en el paquet, i passant dels genèrics en el paquet no utilitzar àrea de distribució natural no és possible. Té vostè alguna idea d'aconseguir aquest syenthesis a? Salutacions cordials, Jan

 

[TrickyDicky]

L'única resposta és utilitzar un altre synthesisor. matrius multidimensionals no s'utilitzen molt sovint i alguns synthesisors no els admet. Per què la versió synthesisor i ho està utilitzant? Però la meva pregunta és per què has fet una matriu 3D de std_logic? Per què havent vostè va fer una matriu 2D de std_logic_vector?

 

[vollbr0t]

No No crec que la seva possible declarar alguna cosa com això: test_type TYPE és array (àrea de distribució natural, àrea de distribució natural) de std_logic_vector (àrea de distribució natural); * edició que estic fent servir ISE 13/02

 

[TrickyDicky]

1. vostè ha de fixar la durada de la std_logic_vector quan es declara, per la qual cosa hauria de ser: test_type tipus array (àmplia àrea de distribució natural, natural) de std_logic_vector (7 downto 0), llevat que es pot trobar una VHDL 2008 synthesisor compatible, on es pot sortir de la std_logic_vector com a àrea de distribució natural. Em tornaria a evitar declarar arrays de std_logic - que fa la vida una mica molest. 2. Jo no ús ISE, però sé que quartus (Altera) és probable que hi donen suport. Xilinx és conegut per ser una mica lent per posar-se al dia amb tots els altres!

 

[vollbr0t]

però aquest és el problema: les tres dimensions han de ser genèric!

 

[permute]

potser hagi de fer un tipus tou. per exemple: std_logic_vector (M * N * P-1 downto 0); i després realitzar la indexació per obtenir els elements específics.