Xilinx alerta router

[Osbourne]

Quan el lloc i la ruta de la meva disseny Xilinx, em surt el següent missatge:

ADVERTIMENT: Ruta - Net CLK: clk_buf
poden tenir inclinació excessiva, ia 3 pins CLK
no a la ruta usant un CLK plantilla.

Què significa i què puc fer per optimitzar / eludir aquesta advertència?

 

[r_e_m_y]

Osbourne Hola!

Vostè sembla tenir 3 senyals de rellotge com a entrada del seu disseny i pot haver només dues rutes de rellotge disponibles (buffer rutes mundials) ...
Què dispositiu es dirigeixen?
Vostè realment necessita 3 d'entrada de rellotge?

 

[Osbourne]

Hola,

Només tinc una entrada de rellotge en el meu disseny.
Puc orientar xc2v6000 un dispositiu Virtex II.

 

[nand_gates]

Pots col locar els informes de síntesi ur aquí??

 

[ukapil]

Podria enviar la part del codi, en què ha implementat la lògica de rellotge.
Ha utilitzat vostè una agulla clkin de FPGA?Si no, llavors hi pot haver un biaix.
Ha utilitzat DCM?Si no, llavors també hi pot haver un biaix.
Finalment, ha donat el CLK a través d'un BUFG?

 

[Osbourne]

Hola,

Sí, he utilitzat una agulla clkin de la FPGA i he utilitzat DCM.
Crec DCM automàticament crea una instància BUFG.