Verilog Encara que bucle, és el loop synthesis?

[shobhitk]

"Loop" és acceptable per al bucle while, però és depèn de la seva eina i que no és bo per FPGAs

 

[radhika_n5]

He d'escriure un codi Verilog combinar estructurals i de comportament declaracions.Però necessito per executar aquests estructural codi en cada cicle de rellotge.Puc escriure aquestes Strustural statemnets sempre dins del bloc?d'un altre hw ho faig?una resposta ràpida ll ser un munt d'ajuda ...

 

[svhb]

Crec que tots els bucles que poden ser fàcilment escrit desenrotllant es synthesis.Per això, pensar com un preprocessador que desenrotllar el bucle, la substitució de la variable del loop, i cal anar ...