Verilog-A i Verilog-AMS programari de síntesi

[atena]

Hola a tots, estic començant la meva Verilog i Verilog-A AMS-com a part de les meves coses del projecte. Però realment no sé per què programari lliure es pot sintetitzar l'A i el codi AMS (igual que Texas Instruments pot sintetitzar Verilog RTL)? Pot algú donar-me una guia? Segona: Com convertir el model de comportament de Verilog-AMS o Verilog-A a HSPICE netlist? Moltes gràcies.