us plau, assessorar sobre el disseny de RAM següents!

[jeremylbt]

Referint-se a l'adjunta de disseny de diagrama de blocs:<img src="http://www.freeimagehosting.net/uploads/52b8a7b804.jpg" border="0" alt="Please advise on the following RAM design!!!" title="Si us plau, assessorar sobre el disseny de RAM següents!"/>Som capaços d'assolir els següents passos en 1 cicle de rellotge?

Dades de la memòria RAM de port únic i la memòria RAM de doble port es llegeix, va afegir i escriure el resultat de nou a la memòria RAM de port únic tots en 1 cicle de rellotge.És això possible?

He simulat el disseny i la simulació de moment sembla factible.Estic equivocat en alguna manera?

Please advise.Gràcies.

 

[kvingle]

que són al mateix temps per escrit \ lectura de la memòria RAM de port únic és un error?
Crec que cal intercanviar l'etiqueta dels Carneros en PIC.
No crec que es pot aconseguir en el rellotge únic.
perquè les dades de la memòria RAM vindrà al port de sortida després de rellotge a terme retard ... i després que vostè no serà capaç de guardar les mateixes dades en la memòria RAM fins a la vora clk següent ...
de simulació normal no es mostrarà aquesta diferència, ja que no té en compte diversos retards inherents de maquinari real ..
tractar de correus i simulació de ruta.

 

[jeremylbt]

Gràcies per la seva resposta.Les xifres són Laball com es pretenia.Potser no hauria de posar Rd / WR addr en la memòria RAM sol port.Hauria d'haver posat només "Addr".

De tota manera m'he trobat temps després de la simulació i posterior a la ruta i els resultats de la simulació mostren que puc llegir, sumar i escriure en la mateixa direcció en 1 cicle de rellotge.Jo no entenc per què també.