urgent una pregunta sobre pipeline aC

[zxasqw123]

hola a tots
i no puc entendre per què la tapa desajust no és tan important en el S
& H de disseny?
si vull un disseny més o 12bit ADC pipeline de resolució, però la meva gorra no pot coincidir amb el cap (0,1%), aquest és un gran problema en el meu S
& H de disseny?
moltes gràcies

 

[ezt]

Benvolgut zxasqw123,

Per descomptat, la linealitat de la frontal
de S / H etapa és molt important, ja que afecta directament la linealitat de la senyal d'entrada al ADC.Tanmateix, si la coneguda Flip-Al voltant de l'estructura
s'utilitza com el S / H, la unitat de guany és gairebé independent de la desfasament de condensador, ja que el mateix condensador
s'utilitza tant per al mostreig i mantenir les operacions.Per tant, no hi ha cap relació condensador que es desvia de la unitat a causa de la mateixa.
D'altra banda, si una redistribució de càrrega S / H
s'utilitza l'estructura que utilitza un condensador per a la presa de mostres i un altre per celebrar, el desfasament és important, ja que la característica de insumo-producte és la següent:
Voute = (C / canal). Vin
Així,
els grans condensadors i / o desfasament de les tècniques de compensació hauria d'aplicar.

Records,
Ezt

 

[safwatonline]

Crec que no és important com el guany de sortida només
s'ha canviat (és a dir, el senyal de la mostra (Anar ΔG) * Vin
així que si aquest benefici no causa cap saturació crec que el seu efecte és compensat i pot ser tolerat per la correcció digital.

 

[Btrend]

Cita:

i no puc entendre per què la tapa desajust no és tan important en el S & H de disseny?

 

[jeffsky520]

hola, no puc estar d'acord amb el seu punt de vista.Fins i tot crec que si
s'utilitza la redistribució de càrrega S / H estructura, tapa desajust només porta tenir variació, però no afectarà S / H, òbviament, si tot el rendiment del dispositiu pot funcionar bé a la saturació.

ezt va escriure:

Benvolgut zxasqw123,Per descomptat, la linealitat de la frontal de S / H etapa és molt important, ja que afecta directament la linealitat de la senyal d'entrada al ADC.
Tanmateix, si la coneguda Flip-Al voltant de l'estructura s'utilitza com el S / H, la unitat de guany és gairebé independent de la desfasament de condensador, ja que el mateix condensador s'utilitza tant per al mostreig i mantenir les operacions.
Per tant, no hi ha cap relació condensador que es desvia de la unitat a causa de la mateixa.

D'altra banda, si una redistribució de càrrega S / H s'utilitza l'estructura que utilitza un condensador per a la presa de mostres i un altre per celebrar, el desfasament és important, ja que la característica de insumo-producte és la següent:

Voute = (C / canal). Vin

Així, els grans condensadors i / o desfasament de les tècniques de compensació hauria d'aplicar.Records,

Ezt

 

[zxasqw123]

hola jeffsky520
gràcies per la seva resposta, crec que aquest error és lineal d'error, i no causa nonlinearity.but per exemple, si el meu límit de l'1% té un desfasament, que significa que una entrada de voltatge d'1V meva S
& H només pot obtenir 0.99V, com Puc obtenir 12bit de resolució?
Puc canviar la meva entrada, per exemple el voltatge d'entrada de 1.01V?
gràcies

 

[Usman Hai]

vostè no pot aconseguir a 12 bits quan no coincideixen amb el seu condensador millor que 0,025%.
et de 6 bits es posin en venda l'1%.Deixa'm saber si vostè no sap com aconseguir aquests números

 

[iamxo]

Usman Hai escriure:

vostè no pot aconseguir a 12 bits quan no coincideixen amb el seu condensador millor que 0,025%.

et de 6 bits es posin en venda l'1%.
Deixa'm saber si vostè no sap com aconseguir aquests números

 

[Usman Hai]

ADA a pipeline, els condensadors
s'utilitzen per fixar el guany de cada
etapa.Per al residu de tensió<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$V_{out} = V_{in}\left(\frac{C_s C_f}{C_s}\right)' title="3 $ V_ (a) = V_ (a) \ left (\ frac (C_s C_f) () C_s \ dreta)" alt='3$V_{out} = V_{in}\left(\frac{C_s C_f}{C_s}\right)' align=absmiddle>

,

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_s' title="3 $ C_s" alt='3$C_s' align=absmiddle>

i

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_f' title="3 $ C_f" alt='3$C_f' align=absmiddle>

nominalment es
per aconseguir la igualtat de la guany de 2.Suposem,

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_s = C \pm \Delta C' title="3 $ C_s C = \ pm \ Delta C" alt='3$C_s = C \pm \Delta C' align=absmiddle>

i

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_f= C \mp \Delta C' title="3 $ C_f = C \ mp \ Delta C" alt='3$C_f= C \mp \Delta C' align=absmiddle>

.Per tant, la tensió es converteix en residu<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$\begin{eqnarray}V_{out} &=& \left(\frac{C \pm \Delta C C \mp \Delta C}{C \pm \Delta C}\right) V_{in} \\&=& \left(\frac{2C}{C \pm \Delta C}\right) V_{in}\\&=& 2\left(1 \mp \frac{\Delta C}{C}\right) V_{in} \end{eqnarray}
br /' title="3 $ \ begin (eqnarray) (a) V_ & = & \ left (\ frac (C \ pm \ Delta C C \ mp \ Delta C) (C \ pm \ Delta C) \ dreta) V_ (a) \ \ & = & \ left (\ frac () (C 2C \ pm \ Delta C) \ dreta) V_ (a) \ \ & = & 2 \ esquerra (1 \ pm \ frac (\ Delta C) (C) \ dreta) en V_ () \ end () eqnarray" alt='3$\begin{eqnarray}V_{out} &=& \left(\frac{C \pm \Delta C C \mp \Delta C}{C \pm \Delta C}\right) V_{in} \\&=& \left(\frac{2C}{C \pm \Delta C}\right) V_{in}\\&=& 2\left(1 \mp \frac{\Delta C}{C}\right) V_{in} \end{eqnarray}
' align=absmiddle>Per a un màxim de l'escala d'entrada, el

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$V_{out}' title="3 $ V_ (a)" alt='3$V_{out}' align=absmiddle>

no ha d'apartar-se de la
valor ideal en més de mig LSB.Tanmateix, per a un N bits ADC, la
condensador es posin en venda hauran de ser exactes a N-1 bits.Per tant,

 

[iamxo]

Vostè va dir: "No obstant això, per a un N bits ADC, el condensador es posin en venda hauran de ser exactes a N-1 bits."

¿Podria donar la raó?No he vist abans en qualsevol material.Gràcies ~

 

[Usman Hai]

Crec que hi ha d'haver vist això abans potser vostè pot ser que no ho han notat.Bé, tractaré d'explicar en detall.

Partint d'una 10 bits ADC consisteix pipeline de 10 etapes, on cada una de les etapes 1 eficaç resol poc.Hi ha requeriments de precisió per a cada etapa.La forma en què l'exactitud de cada etapa
s'obté tenint en compte les etapes posteriors a la canonada com flash ideal convertidor.Per exemple, genera la primera etapa de residus i la transferència a 9-bit ADC flash ideal.Aquesta primera etapa de residus ha de ser precisa per 9-bits ADC ideal perquè puguin resoldre els bits.La segona etapa de residus ha de ser de 8 bits exacta, etc.Per tant, i-ésima etapa ha de ser precisa per Ni bits.

Precisió significa en aquest cas és V-LSB_i = 1 / 2 ^ (Ni).

Ara es pot dividir l'exactitud d'error entre els diferents mecanisme utilitzat per a aparèixer en pipeline ADCS, que són op-amplificador de guany d'error, la solució d'errors, es posin en venda condensador d'error, etc etc Així que, normalment durant el disseny,
la precisió d'aquest pressupost es divideix entre aquests diferents errors .En general,
els requisits de cada error és la meitat d'LSB.Per tant, la fórmula anterior es pot escriure com per a cada requisit d'exactitud d'1 / 2 ^ (N-i 1)

També es pot dissenyar amb precisió cadascuna de les etapes de 1 / 2 ^ (Ni), el que es tradueix en un disseny conservador-op com a amplificador de guany
s'augmenta en 6 dB, és temps d'augment, i l'adaptació dels requisits són més estrictes.

 

[iamxo]

Ja veig.
Així que, efectivament, el condensador es posin en venda en cada etapa ha de ser (Ni) bits al llarg de la canonada, si cada fase ha 1bit efectius de resolució, si bé no (N-1) bits del que ha dit abans.És a dir, el condensador es posin en venda podria ser relaxat en les fases posteriors de gasoductes, tot i que no solen fer, estic bé?

 

[Usman Hai]

Sí, he utilitzat N-1 com un cas especialitzat de primera fase de la solució d'1 bit.Sí etapes posteriors tenen molt relaxat es posin en venda, guany d'error i la solució de les necessitats.Si es tracta de baixa potència de disseny, llavors vostè ha d'obtenir benefici d'aquesta flexibilitat.Dit això, la bellesa de les etapes pipeline és una etapa de disseny (que és primera etapa) amb rigor i copiar el mateix disseny de nou.És per això que ningú, en la pràctica, extreure el màxim benefici d'aquestes flexibilitats com el temps de disseny augmenta considerablement.