Unitat addicional després de la síntesi

[sheikh]

Hola Dears vaig escriure un codi VHDL i síntesi d'aquesta. El resultat de la síntesi conté una unitat que no està en la meva ruta de dades. (A la figura adjunta, entre ADD / SUB i un registre que connectat a ella). es tracta d'un FD (una mica D_ff 32), Podria vostè si us plau digui, per què ISE produeix aquesta unitat després de la síntesi? i com puc canviar el codi que, ADD / SUB per connectar directament REG_4? Salutacions Mostafa

 mux4: mux_2x1_32bit Mapa del port (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, SORTIDA => out_mux4_sig); procés (clk) començar if (clk = '1 'i clk'event) llavors si add_sub_0 = '0' a continuació out_Add_sub_1_sig clk, Rout => C4_sig);

 

[ads_ee]

xeic, out_Add_sub_1_sig és un registre, que ha seguit el seu exemple REG32_bit. Sytnthesis produir exactament el que vostè va programar. No veig un problema. Si no desitja que el registre addicional de treure la instància Reg_4 i realitzar l'assignació C4_sig