Track and Hold realització de circuit

[Asiod]

Hola a tots,

Per el meu projecte he de dissenyar una pista i retenir amplificador de procés CMOS de 0,18 um.Estic en la simulació d'aquest ADS2005A.

Les especificacions són:

V alimentació = 1.8V
Guany en bucle tancat = entre 0 dB i 12 dB (1 a 4).No ha de ser ajustable.
Voute, swing = 0,6 V (pic)
Cload = 5pF
Relació senyal soroll ≥ 70 dB
THD ≥ 70 dB @ 100 MHz
Mostreig = 200MS/sec

Jo sé com dissenyar un amplificador de CMOS, però mai he dissenyat una pista i retenir amplificador.No sé com començar la realització del circuit per pista i retenir.Crec que necessito una pista i circuit d'espera i una etapa amplfier (en dues etapes, probablement) per a aquest projecte.Potser també l'etapa de sortida, però no estic segur d'això encara.
Vaig saber que he de fer servir un senyal de rellotge de la pista i retenir circuit.D'acord amb les especificacions, presa de mostres = 200MS/sec.Què significa per a l'entrada de rellotge de la pista i circuit d'espera.És també la freqüència de rellotge de 200MHz?Quina és l'amplitud del rellotge, també 1.8V (pic-pic)?

He trobat una pista i circuit d'espera (vegeu l'annex).CS és el condensador de mostreig i CL és el condensador de càrrega.No entenc el que el ADC en aquest circuit està fent.És que l'amplificador que he de dissenyar per el guany en bucle obert?

Ajuda'm nois, estic realment encallat: cry:.Moltes gràcies!!

greetz,

Asiod

 

[jerryzhao]

Si vostè necessita guany en bucle tancat = entre 0 dB i 12 dB (1 a 4).Crec que el Ciurcuit a attachmet no li quedi bé.Com vostè necessita amplificador de guany del programa.És només 0dB tema i espera.
Relació senyal soroll ≥ 70 dB THD ≥ 70 dB @ 100 MHz vol dir que necessita uns 12 bits de precisió.Així que l'error de guany i ample de banda ha d'afectar a menys de-70dB.Això significa que el seu guany del bucle més gran que hi ha 70 dB.Ample de banda d'error inferior al límit de mut-70dB (aproximadament 1 / 4096).ΔVgain = 1/βA ΔV (ample de banda) = exp (-t / ζ), on ζ = 1/RC = 1/ω3dB
freqüència de rellotge és també 200MHz.Cal dissenyar un no-coincidència circuit de rellotge.
una etapa amplfier (en dues etapes, probablement) per a aquest projecte.
Si utilitzeu dos-op etapa, l'estabilitat en llaç tancat potser és un repte.
Així que crec que l'ús op gainboosting o una mostra de llaç obert quan l'ús de dues op etapa.

Detall que hauria de fer referència a un paper.
El 12 bits 200M l'interruptor i el disseny són op gran desafiament.vostè hauria de fer referència a un paper.Com ara el paper sobre la canonada ADC.

 

[Asiod]

Hola jerryzhao,

Gràcies per la seva resposta.

En realitat, el tancat-no guany de bucle ha de ser programable; guany en bucle tancat, per exemple, de 0 dB està bé.

Si la pista i el circuit de celebrar té un guany en bucle tancat de 0 dB, aleshores crec que és suficient, potser no és exactament de 0 dB.
No obstant això, és la realització de la part de l'amplificador de la pista i circuit d'espera només un diff.par amb l'entrada diferencial i sortida diferencial?

Si jo, per exmple, construir una SRAM CMOS amb un guany de bucle obert gran, serà el símbol de SRAM a la pista i circuit d'espera?

Una cosa més: Què vols dir amb no-coincidència circuit de rellotge?

greetz,

Asiod

 

[jerryzhao]

La necessitat d'entrada op differential.The pot aquesta o individual amb sortida de la Vref és diferencial.
vostè ha de calcular el guany de bucle a continuació, obtenir el guany de la OP, aquest op és el símbol de SRAM a la pista i circuit d'espera.
La no-coincidència de rellotge.És a dir el rellotge de la pista i mantenir alt nivell de rellotge no es solapen, com Φ1 i Φ2.Φ1 i Φ2 no poden alta al mateix temps.
Els rellotges no són simples invertit, que necessiten no es superposen.
Sobre Φ1 i Φ3.Φ1 = Φ3 però Φ3 ha de desactivar primer, amb la finalitat de cancel • lar la injecció de càrrega de Switch Φ1.